專利名稱：控制晶粒內(nèi)建終端電阻的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種控制晶粒內(nèi)建終端電阻(On Die Termination，ODT)的裝置及方法，且更特定言之，本發(fā)明是關(guān)于一種用于減小延遲鎖定回路(DLL)時鐘與內(nèi)部時鐘之間的時鐘域差的ODT控制裝置。
背景技術(shù)：
包括用多個中央處理單元(CPU)、半導(dǎo)體內(nèi)存裝置與門陣列建構(gòu)的集成電路(IC)的各種半導(dǎo)體裝置組合在諸如個人計算機(jī)、服務(wù)器及工作站的電氣產(chǎn)品內(nèi)。大多數(shù)半導(dǎo)體裝置包括用于經(jīng)由輸入墊而接收外部輸入信號的接收器，及用于經(jīng)由輸出墊而向外部輸出內(nèi)部信號的傳輸器。
隨著電氣產(chǎn)品的運作速度增大，在半導(dǎo)體裝置之間作為接口的信號的擺動范圍變得更窄以最小化傳輸信號所需的延遲時間。隨著信號的擺動范圍變得更窄，外部噪聲的影響增大。因此，歸因于接口端子的阻抗失配的信號反射是關(guān)鍵所在。一般而言，阻抗失配由外部噪聲、電源電壓變化、運作溫度變化及制造過程變化而發(fā)生。
當(dāng)發(fā)生阻抗失配時，很難以高速率傳送數(shù)據(jù)且自半導(dǎo)體裝置的接口端子輸出的數(shù)據(jù)可失真。若終端電阻器的阻抗未適當(dāng)匹配，則所傳送的信號可被反射，進(jìn)而導(dǎo)致信號傳輸失敗。
外部固定電阻器由于集成電路的老化、運作溫度變化及制造過程變化而存在阻抗匹配的困難。因此，當(dāng)半導(dǎo)體裝置接收失真信號時，頻繁發(fā)生諸如安裝/保持失敗及輸入電平的判斷錯誤的問題。
最近，用于調(diào)節(jié)終端電阻器的阻抗的技術(shù)已經(jīng)發(fā)展以藉由控制并聯(lián)連接的多個晶體管中的接通晶體管的數(shù)目來得到與外部參考阻抗相同的阻抗。
因此，用被稱為晶載終端電阻(on-chip termination)或晶粒內(nèi)建終端電阻(ODT)的阻抗匹配電路來建構(gòu)需要高運作速度的半導(dǎo)體裝置。
在下文中，參看圖1A及圖1B詳細(xì)描述習(xí)知ODT控制方法的問題。
圖1A為展示在低頻率運作下的習(xí)知晶粒內(nèi)建終端電阻(ODT)控制方法的波形圖，且圖1B為展示在高頻率運作下的習(xí)知晶粒內(nèi)建終端電阻(ODT)控制方法的波形圖。
首先，在激活ODT命令信號ODT_CMD之后，響應(yīng)于外部時鐘信號EXT_CLK的第一上升邊緣(T0)而激活延遲鎖定回路(DLL)時鐘信號DLL_CLK，且響應(yīng)于DLL時鐘信號DLL_CLK而激活ODT使能信號ODTEN。
接著，ODT電路在響應(yīng)于外部時鐘信號EXT_CLK的第二上升邊緣(T1)而激活的ODT信號ODT的控制下運作。
此時，需要預(yù)定時間“DLL至ODT的延遲時間”，其為在激活ODT使能信號ODTEN之后大體上運作ODT電路的延遲。不管外部時鐘信號EXT_CLK的頻率變化，預(yù)定時間“DLL至ODT的延遲時間”固定。
如圖1A中所示，當(dāng)外部時鐘信號EXT_CLK在低頻率運作下運作時，外部時鐘信號EXT_CLK的一個時鐘周期(意即，自T0至T1)比預(yù)定時間“DLL至ODT的延遲時間”長。因此，可能在外部時鐘信號EXT_CLK的第二上升邊緣(T1)處正常運作ODT電路。
另一方面，如圖1B中所示，當(dāng)外部時鐘信號EXT_CLK在高頻率運作下運作時，外部時鐘信號EXT_CLK的時鐘周期(意即，自T0至T1)比預(yù)定時間“DLL至ODT的延遲時間”短。因此，ODT電路在外部時鐘信號EXT_CLK的第三或第三以后的上升邊緣處(意即，在T2或T2以后處)而非在第二上升邊緣(T1)處運作。亦即，ODT電路可遲于所要定時而運作。

發(fā)明內(nèi)容
因此，本發(fā)明的一目標(biāo)是提供一種控制晶粒內(nèi)建終端電阻(ODT)及控制電路的方法，該方法能夠不管ODT電路的運作頻率而藉由減小延遲鎖定回路(DLL)時鐘與內(nèi)部時鐘之間的時鐘域差來以所要定時執(zhí)行ODT運作。
根據(jù)本發(fā)明的一方面，提供一種用于控制晶粒內(nèi)建終端電阻(ODT)的裝置，其包括計數(shù)單元，其用于接收外部時鐘信號及延遲鎖定回路(DLL)時鐘信號，且自默認(rèn)值起計數(shù)外部時鐘信號及DLL時鐘信號的每一個的雙態(tài)觸發(fā)數(shù)目(toggle number)；比較控制單元，其用于響應(yīng)于ODT命令信號，而比較外部時鐘信號的所計數(shù)的雙態(tài)觸發(fā)數(shù)目與DLL時鐘信號的所計數(shù)的雙態(tài)觸發(fā)數(shù)目，且基于比較結(jié)果而輸出用于控制ODT的ODT使能信號。
根據(jù)本發(fā)明的另一方面，提供一種控制晶粒內(nèi)建終端電阻(ODT)的方法，其包括重設(shè)步驟，其響應(yīng)于外部重設(shè)信號而激活第一重設(shè)信號，且在預(yù)定時間之后激活第二重設(shè)信號；DLL時鐘計數(shù)步驟，其響應(yīng)于第一重設(shè)信號而自默認(rèn)值起計數(shù)DLL時鐘信號的雙態(tài)觸發(fā)數(shù)目，且輸出所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為DLL碼；外部時鐘計數(shù)步驟，其響應(yīng)于第二重設(shè)信號而自默認(rèn)值起計數(shù)外部時鐘信號的雙態(tài)觸發(fā)數(shù)目，且輸出所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為外部碼；及比較步驟，其響應(yīng)于ODT命令信號而藉由比較外部碼與DLL碼來確定ODT使能信號的邏輯電平，以產(chǎn)生ODT使能信號，該ODT使能信號的邏輯電平是基于比較結(jié)果而確定。


從下面結(jié)合附圖對優(yōu)選實施例的描述中，本發(fā)明的上述和其他目的和特征將變得清楚，在附圖中圖1A為展示在低頻率運作下的習(xí)知晶粒內(nèi)建終端電阻(ODT)控制方法的波形圖；圖1B為展示在高頻率運作下的習(xí)知ODT控制方法的波形圖；圖2為根據(jù)本發(fā)明的實施例的ODT控制電路的方塊圖；圖3為圖2中所示的ODT控制電路的重設(shè)信號產(chǎn)生單元的電路圖；圖4為圖2中所示的比較控制單元的命令信號檢測單元的電路圖；圖5為圖2中所示的比較控制單元的碼比較單元的電路圖；圖6為圖2中所示的比較控制單元的使能信號產(chǎn)生單元的電路圖；以及圖7為展示根據(jù)本發(fā)明的ODT控制方法的波形圖。
附圖標(biāo)記說明1000計算單元1200外部時鐘計數(shù)器1400DLL時鐘計數(shù)器2000重設(shè)信號產(chǎn)生單元2200DLL重設(shè)信號產(chǎn)生單元2400延遲復(fù)本模型單元2600外部重設(shè)信號產(chǎn)生單元3000比較控制單元3200命令信號檢測單元
3220上升邊緣檢測單元3222第一延遲單元3240下降邊緣檢測單元3242第二延遲單元3400碼比較單元3420第一比較單元3422第一存儲單元3424第一邏輯單元3440第二比較單元3442第二存儲單元3444第二邏輯單元3600使能信號產(chǎn)生單元3620同步單元3640上升驅(qū)動單元3660下降驅(qū)動單元3680鎖存器單元INV1第一反相器。
INV2第二反相器INV3第三反相器INV4第四反相器INV5第五反相器INV6第六反相器INV7第七反相器INV8第八反相器NAND1 第一與非(NAND)門NAND2 第二NAND門NAND3 第三NAND門NAND4 第四NAND門Nm1 第一NMOS晶體管NM2 第二NMOS晶體管NODE1 第一節(jié)點
NODE2第二節(jié)點NODE3第三節(jié)點PM1 第一PMOS晶體管PM2 第二PMOS晶體管具體實施方式
在下文中，將參看附圖詳細(xì)描述一種根據(jù)本發(fā)明的控制晶粒內(nèi)建終端電阻(ODT)及控制電路的方法。
圖2為根據(jù)本發(fā)明的實施例的晶粒內(nèi)建終端電阻(ODT)控制電路的方塊圖。
ODT控制電路包括計數(shù)單元1000、重設(shè)信號產(chǎn)生單元2000及比較控制單元3000。計數(shù)單元1000接收外部時鐘信號EXT_CLK及延遲鎖定回路(DLL)時鐘信號DLL_CLK，且自默認(rèn)值起計數(shù)每一時鐘的雙態(tài)觸發(fā)數(shù)目。重設(shè)信號產(chǎn)生單元2000響應(yīng)于外部重設(shè)信號RESET而輸出用于初始化DLL時鐘信號DLL_CLK的雙態(tài)觸發(fā)數(shù)目的第一重設(shè)信號R1，且在預(yù)定時間之后輸出用于初始化外部時鐘信號EXT_CLK的雙態(tài)觸發(fā)數(shù)目的第二重設(shè)信號R2。比較控制單元3000響應(yīng)于ODT命令信號ODT_CMD而比較外部時鐘信號EXT_CLK的雙態(tài)觸發(fā)數(shù)目與DLL時鐘信號DLL_CLK的雙態(tài)觸發(fā)數(shù)目，以進(jìn)而基于比較結(jié)果而輸出用于控制ODT電路的運作的ODT使能信號ODTEN。
計數(shù)單元1000包括外部時鐘計數(shù)器1200及DLL時鐘計數(shù)器1400。外部時鐘計數(shù)器1200響應(yīng)于第二重設(shè)信號R2而開始計數(shù)外部時鐘信號EXT_CLK的雙態(tài)觸發(fā)數(shù)目，且輸出雙態(tài)觸發(fā)數(shù)目作為外部碼EX_CODE。DLL時鐘計數(shù)器1400響應(yīng)于第一重設(shè)信號R1而開始計數(shù)DLL時鐘信號DLL_CLK的雙態(tài)觸發(fā)數(shù)目，且輸出雙態(tài)觸發(fā)數(shù)目作為DLL碼DLL_CODE。
比較控制單元3000包括命令信號檢測單元3200、碼比較單元3400及使能信號產(chǎn)生單元3600。命令信號檢測單元3200檢測ODT命令信號ODT_CMD的邊緣的變化，以輸出第一檢測信號P1及第二檢測信號P2。碼比較單元3400響應(yīng)于第一檢測信號P1及第二檢測信號P2而比較外部碼EX_CODE與DLL碼DLL_CODE，且基于比較結(jié)果而輸出第一比較信號C1及第二比較信號C2。使能信號產(chǎn)生單元3600響應(yīng)于第一比較信號C1及第二比較信號C2而確定ODT使能信號ODTEN的邏輯電平。
圖3為圖2中所示的ODT控制電路的重設(shè)信號產(chǎn)生單元2000的電路圖。
重設(shè)信號產(chǎn)生單元2000包括DLL重設(shè)信號產(chǎn)生單元2200、延遲復(fù)本模型(model)單元2400及外部重設(shè)信號產(chǎn)生單元2600。DLL重設(shè)信號產(chǎn)生單元2200響應(yīng)于外部重設(shè)信號RESET，而藉由將電源電壓VDD與DLL時鐘信號DLL_CLK同步，來產(chǎn)生第一重設(shè)信號R1。延遲復(fù)本模型單元2400藉由模型化DLL時鐘信號DLL_CLK與外部時鐘信號EXT_CLK之間的延遲時間而確定預(yù)定時間，且將第一重設(shè)信號R1延遲預(yù)定時間以輸出延遲重設(shè)信號EN。外部重設(shè)信號產(chǎn)生單元2600藉由將延遲重設(shè)信號EN與外部時鐘信號EXT_CLK同步而產(chǎn)生第二重設(shè)信號R2。
DLL重設(shè)信號產(chǎn)生單元2200包括D型觸發(fā)器，該D型觸發(fā)器接收電源電壓VDD作為數(shù)據(jù)輸入D，接收DLL時鐘信號DLL_CLK作為時鐘輸入CLK，并接收外部重設(shè)信號RESET作為重設(shè)輸入RST，確定第一重設(shè)信號R1的邏輯電平，且輸出第一重設(shè)信號R1。
同樣，外部重設(shè)信號產(chǎn)生單元2600包括D型觸發(fā)器，該D型觸發(fā)器接收延遲重設(shè)信號EN作為數(shù)據(jù)輸入D，并接收外部時鐘信號EXT_CLK作為時鐘輸入CLK，確定第二重設(shè)信號R2的邏輯電平，且輸出第二重設(shè)信號R2。
圖4為圖2中所示的比較控制單元3000的命令信號檢測單元3200的電路圖。
命令信號檢測單元3200包括上升邊緣檢測單元3220及下降邊緣檢測單元3240。上升邊緣檢測單元3220檢測ODT命令信號ODT_CMD的上升邊緣以雙態(tài)觸發(fā)第一檢測信號P1。下降邊緣檢測單元3240檢測反相ODT命令信號的下降邊緣以雙態(tài)觸發(fā)第二檢測信號P2。
上升邊緣檢測單元3220包括第一延遲單元3222、第一與非(NAND)門NAND1及第一反相器INV1。第一延遲單元3222將ODT命令信號ODT_CMD延遲外部時鐘信號EXT_CLK的一個時鐘周期。第一NAND門NAND1執(zhí)行ODT命令信號ODT_CMD與第一延遲單元3222的輸出信號的NAND運算。第一反相器INV1將第一NAND門NAND1的輸出信號反相以輸出第一檢測信號P1。
下降邊緣檢測單元3240包括第二反相器INV2與第三反相器INV3、第二延遲單元3242及第二NAND門NAND2。第二反相器INV2將ODT命令信號ODT_CMD反相。第二延遲單元3242將第二反相器INV2的輸出信號延遲外部時鐘信號EXT_CLK的一個時鐘周期。第二NAND門NAND2執(zhí)行ODT命令信號ODT_CMD與第二延遲單元3242的輸出信號的NAND運算。第三反相器INV3將第二NAND門NAND2的輸出信號反相以輸出第二檢測信號P2。
上述第一延遲單元3222及第二延遲單元3242可包括串聯(lián)連接的多個反相器，藉此反相并輸出所接收的信號。
圖5為圖2中所示的比較控制單元3000的碼比較單元3400的電路圖。
碼比較單元3400包括第一比較單元3420及第二比較單元3440。第一比較單元3420基于第一檢測信號P1而比較外部碼EX_CODE與DLL碼DLL_CODE，且判定是否雙態(tài)觸發(fā)第一比較信號C1。第二比較單元3440基于第二檢測信號P2而比較外部碼EX_CODE與DLL碼DLL_CODE，且判定是否雙態(tài)觸發(fā)第二比較信號C2。
在下文中，參看圖5詳細(xì)解釋碼比較單元3400的運作。
首先，碼比較單元3400的第一比較單元3420當(dāng)轉(zhuǎn)變第一檢測信號P1時開始比較外部碼EX_CODE與DLL碼DLL_CODE，且當(dāng)外部碼EX_CODE與DLL碼DLL_CODE大體上相同時雙態(tài)觸發(fā)第一比較信號C1。
其次，碼比較單元3400的第二比較單元3440當(dāng)轉(zhuǎn)變第二檢測信號P2時開始比較外部碼EX_CODE與DLL碼DLL_CODE，且當(dāng)外部碼EX_CODE與DLL碼DLL_CODE大體上相同時雙態(tài)觸發(fā)第二比較信號C2。
亦即，碼比較單元3400在ODT命令信號ODT_CMD的上升邊緣處雙態(tài)觸發(fā)第一比較信號C1，且在ODT命令信號ODT_CMD的下降邊緣處雙態(tài)觸發(fā)第二比較信號C2。
詳言之，第一比較單元3420包括第一存儲單元3422及第一邏輯單元3424。第一存儲單元3422響應(yīng)于第一檢測信號P1而存儲外部碼EX_CODE。第一邏輯單元3424比較第一存儲單元3422中的所存儲的碼與DLL碼DLL_CODE，且判定是否雙態(tài)觸發(fā)第一比較信號C1。
第一存儲單元3422包括多個第一寄存器，其能夠存儲一個位，進(jìn)而以一個位為單位順序地保存外部碼EX_CODE。
第一邏輯單元3424包括多個第一異或(XOR)門及第三NAND門NAND3。每一第一XOR門執(zhí)行DLL碼DLL_CODE的相應(yīng)一個位與保存于多個第一寄存器中的相應(yīng)一個中的一個位的XOR運算。第三NAND門NAND3執(zhí)行多個第一XOR門的輸出信號的NAND運算且輸出第一比較信號C1。
第二比較單元3440包括第二存儲單元3442及第二邏輯單元3444。第二存儲單元3442響應(yīng)于第二檢測信號P2而存儲外部碼EX_CODE。第二邏輯單元3444比較第二存儲單元3442中的所存儲的碼與DLL碼DLL_CODE，且判定是否雙態(tài)觸發(fā)第二比較信號C2。
第二存儲單元3442包括多個第二寄存器，其能夠存儲一個位，進(jìn)而以一個位為單位順序地保存外部碼EX_CODE。
第二邏輯單元3444包括多個第二異或(XOR)門及第四NAND門NAND4。每一第二XOR門執(zhí)行DLL碼DLL_CODE的相應(yīng)一個位與保存于多個第二寄存器中的相應(yīng)一個中的一個位的XOR運算。第四NAND門NAND4執(zhí)行多個第二XOR門的輸出信號的NAND運算且輸出第二比較信號C2。
圖6為圖2中所示的比較控制單元3000的使能信號產(chǎn)生單元3600的電路圖。
使能信號產(chǎn)生單元3600包括同步單元3620、上升驅(qū)動單元3640、下降驅(qū)動單元3660及鎖存器單元3680。同步單元3620將ODT使能信號ODTEN與DLL時鐘信號DLL_CLK同步。上升驅(qū)動單元3640響應(yīng)于第一比較信號C1而輸出電源電壓VDD作為ODT使能信號ODTEN。下降驅(qū)動單元3660響應(yīng)于第二比較信號C2而輸出接地電壓VSS作為ODT使能信號ODTEN。鎖存器單元3680防止ODT使能信號ODTEN浮動。
詳言之，同步單元3620包括第四反相器INV4、第一PMOS晶體管PM1及第一NMOS晶體管NM1。第四反相器INV4將DLL時鐘信號DLL_CLK反相以輸出經(jīng)反相的DLL時鐘信號。第一PMOS晶體管PM1具有接收經(jīng)反相的DLL時鐘信號的柵極及在電源電壓(VDD)端子與第一節(jié)點NODE1之間的源極-漏極路徑。第一NMOS晶體管NM1具有接收DLL時鐘信號DLL_CLK的柵極及在接地電壓(VSS)端子與第二節(jié)點NODE2之間的源極-漏極路徑。因此，當(dāng)用自“低”至“高”的邏輯電平激活ODT使能信號ODT_EN時，上述同步單元3620接通第一PMOS晶體管PM1及第一NMOS晶體管NM1；且當(dāng)用自“低”至“高”的邏輯電平去激活ODT使能信號ODT_EN時將其斷開。
上升驅(qū)動單元3640包括第五反相器INV5及第二PMOS晶體管PM2。第五反相器INV5將第一比較信號C1反相。第二PMOS晶體管PM2具有接收第五反相器INV5的輸出信號的柵極及在第一節(jié)點NODE1與第三節(jié)點NODE3之間的源極-漏極路徑。因此，上述上升驅(qū)動單元3640響應(yīng)于第一比較信號C1而用“高”邏輯電平激活ODT使能信號ODTEN。
下降驅(qū)動單元3660包括第二NMOS晶體管NM2。第二NMOS晶體管NM2具有接收第二比較信號C2的柵極及在第二節(jié)點NODE2與第三節(jié)點NODE3之間的源極-漏極路徑。因此，上述下降驅(qū)動單元3660響應(yīng)于第二比較信號C2而用“低”邏輯電平去激活ODT使能信號ODTEN。
鎖存器單元3680包括具有第六反相器INV6與第七反相器INV7及第八反相器INV8的反相器鎖存器。第六反相器INV6在第三節(jié)點NODE3處將信號反相，且第七反相器INV7接收并反相第六反相器INV6的輸出信號以將經(jīng)反相的信號輸出至第六反相器INV6。第八反相器INV8將第六反相器INV6的輸出信號反相以輸出ODT使能信號ODTEN。
如上文所描述，當(dāng)雙態(tài)觸發(fā)第一比較信號C1時激活ODT使能信號ODTEN；且當(dāng)雙態(tài)觸發(fā)第二比較信號C2時去激活ODT使能信號ODTEN。亦即，本發(fā)明的實施例基于外部時鐘信號EXT_CLK及DLL時鐘信號DLL_CLK的雙態(tài)觸發(fā)數(shù)目來確定ODT使能信號ODTEN的激活定時。因此，即使外部時鐘信號EXT_CLK及DLL時鐘信號DLL_CLK在高頻率下運作，亦可能防止以非所要之的定時激活ODT使能信號ODTEN。另外，使用者可基于初始設(shè)定而在激活ODT命令信號ODT_CMD之后設(shè)定ODT使能信號ODTEN的激活定時。
圖7為展示根據(jù)本發(fā)明的ODT控制方法的波形圖。
首先，在重設(shè)步驟中，DLL重設(shè)信號產(chǎn)生單元2200響應(yīng)于外部重設(shè)信號RESET而激活第一重設(shè)信號R1，且外部重設(shè)信號產(chǎn)生單元2600在藉由模型化DLL時鐘信號DLL_CLK與外部時鐘信號EXT_CLK之間的延遲時間而確定的預(yù)定時間之后激活第二重設(shè)信號R2(見①)。
其次，在DLL時鐘計數(shù)步驟中，DLL時鐘計數(shù)器1400響應(yīng)于第一重設(shè)信號R1而開始自默認(rèn)值(意即，0)起計數(shù)DLL時鐘信號DLL_CLK的雙態(tài)觸發(fā)數(shù)目，且輸出雙態(tài)觸發(fā)數(shù)目作為DLL碼DLL_CODE(見②)。
第三，在外部時鐘計數(shù)步驟中，外部時鐘計數(shù)器1200響應(yīng)于第二重設(shè)信號R2而開始自默認(rèn)值(意即，5)起計數(shù)外部時鐘信號EXT_CLK的雙態(tài)觸發(fā)數(shù)目，且輸出雙態(tài)觸發(fā)數(shù)目作為外部碼EX_CODE(見③)。
第四，在比較步驟中，碼比較單元3400響應(yīng)于ODT命令信號ODT_CMD而比較外部碼EX_CODE與DLL碼DLL_CODE(見④)，且使能信號產(chǎn)生單元3600響應(yīng)于比較結(jié)果而確定ODT使能信號ODTEN的邏輯電平(見⑤)。
詳言之，碼比較單元3400當(dāng)轉(zhuǎn)變ODT命令信號ODT_CMD時將外部碼EX_CODE存儲于寄存器處，且接著當(dāng)存儲碼與DLL碼DLL_CODE大體上相同時雙態(tài)觸發(fā)ODT使能信號ODTEN。
在比較步驟中，ODT使能信號ODTEN與ODT命令信號ODT_CMD的上升邊緣同步而轉(zhuǎn)變?yōu)椤案摺边壿嬰娖?，且與ODT命令信號ODT_CMD的下降邊緣同步而轉(zhuǎn)變?yōu)椤暗汀边壿嬰娖健?br> 如上文所描述，本發(fā)明的晶粒內(nèi)建終端電阻(ODT)控制裝置基于外部時鐘信號及DLL時鐘信號的雙態(tài)觸發(fā)數(shù)目來確定ODT使能信號的激活定時。因此，即使外部時鐘信號及DLL時鐘信號在高頻率下運作，亦可能防止以非所要之的定時激活ODT使能信號。另外，使用者可基于初始設(shè)定而在激活ODT命令信號之后設(shè)定ODT使能信號的激活定時。
本申請案含有與2005年9月29日及2006年5月30日在韓國專利局申請的韓國專利申請案第2005-90953號及第2006-49027號有關(guān)的主題，其全部內(nèi)容以引用的方式并入本文中。
雖然已關(guān)于特定實施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將易了解，在不脫離如下文之權(quán)利要求中所界定的本發(fā)明的精神及范疇的情況下，可進(jìn)行各種改變及修改。
權(quán)利要求
1.一種控制晶粒內(nèi)建終端電阻(ODT)的裝置，該裝置包含計數(shù)單元，其用于接收外部時鐘信號及延遲鎖定回路(DLL)時鐘信號，且自默認(rèn)值起計數(shù)外部時鐘信號及該DLL時鐘信號的每一個的雙態(tài)觸發(fā)數(shù)目；比較控制單元，其用于響應(yīng)于ODT命令信號，而比較該外部時鐘信號的該所計數(shù)的雙態(tài)觸發(fā)數(shù)目與該DLL時鐘信號的該所計數(shù)的雙態(tài)觸發(fā)數(shù)目，且基于比較結(jié)果而輸出用于控制該ODT的ODT使能信號。
2.如權(quán)利要求1所述的裝置，其進(jìn)一步包含重設(shè)信號產(chǎn)生單元，其用于響應(yīng)于外部重設(shè)信號，而輸出初始化該DLL時鐘信號的該雙態(tài)觸發(fā)數(shù)目的第一重設(shè)信號，且在預(yù)定時間之后輸出初始化該外部時鐘信號的該雙態(tài)觸發(fā)數(shù)目的第二重設(shè)信號。
3.如權(quán)利要求2所述的裝置，其中該重設(shè)信號產(chǎn)生單元響應(yīng)于該外部重設(shè)信號，而藉由將電源電壓與該DLL時鐘信號同步，來產(chǎn)生該第一重設(shè)信號。
4.如權(quán)利要求2所述的裝置，其中該重設(shè)信號產(chǎn)生單元藉由將藉由將該第一重設(shè)信號延遲該預(yù)定時間而產(chǎn)生的信號與該外部時鐘信號同步，來產(chǎn)生該第二重設(shè)信號。
5.如權(quán)利要求2所述的裝置，其中該重設(shè)信號產(chǎn)生單元包括DLL重設(shè)信號產(chǎn)生單元，其用于響應(yīng)于該外部重設(shè)信號，而藉由將電源電壓與該DLL時鐘信號同步，來產(chǎn)生該第一重設(shè)信號；延遲復(fù)本模型單元，其用于將該第一重設(shè)信號延遲該預(yù)定時間，且輸出經(jīng)延遲的重設(shè)信號；以及外部重設(shè)信號產(chǎn)生單元，其用于藉由將該經(jīng)延遲的重設(shè)信號與該外部時鐘信號同步，而產(chǎn)生該第二重設(shè)信號。
6.如權(quán)利要求5所述的裝置，其中該DLL重設(shè)信號產(chǎn)生單元包括D型觸發(fā)器，其接收該電源電壓作為數(shù)據(jù)輸入，接收該DLL時鐘信號作為時鐘輸入，并接收該外部重設(shè)信號作為重設(shè)輸入，且確定該第一重設(shè)信號的邏輯電平。
7.如權(quán)利要求5所述的裝置，其中該延遲復(fù)本模型單元藉由模型化該DLL時鐘信號與該外部時鐘信號之間的延遲時間，而確定該預(yù)定時間。
8.如權(quán)利要求5所述的裝置，其中該外部重設(shè)信號產(chǎn)生單元包括D型觸發(fā)器，其接收該經(jīng)延遲的重設(shè)信號作為數(shù)據(jù)輸入，并接收該外部時鐘信號作為時鐘輸入，且確定該第二重設(shè)信號的邏輯電平。
9.如權(quán)利要求2所述的裝置，其中該計數(shù)單元包括DLL時鐘計數(shù)器，其用于響應(yīng)于該第一重設(shè)信號而計數(shù)該DLL時鐘信號的該雙態(tài)觸發(fā)數(shù)目，且輸出該所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為DLL碼；以及外部時鐘計數(shù)器，其用于響應(yīng)于該第二重設(shè)信號而計數(shù)該外部時鐘信號的該雙態(tài)觸發(fā)數(shù)目，且輸出該所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為外部碼。
10.如權(quán)利要求9所述的裝置，其中該比較控制單元包括命令信號檢測單元，其用于藉由檢測該ODT命令信號的轉(zhuǎn)變而輸出第一檢測信號及第二檢測信號；碼比較單元，其用于響應(yīng)于該第一檢測信號及該第二檢測信號，而藉由比較該外部碼與該DLL碼，來輸出第一比較信號及第二比較信號；以及使能信號產(chǎn)生單元，其用于響應(yīng)于該第一比較信號及該第二比較信號，而確定該ODT使能信號的邏輯電平。
11.如權(quán)利要求10所述的裝置，其中該命令信號檢測單元藉由檢測該ODT命令信號的上升邊緣，而雙態(tài)觸發(fā)該第一檢測信號。
12.如權(quán)利要求10所述的裝置，其中該命令信號檢測單元藉由檢測該ODT命令信號的下降邊緣，而雙態(tài)觸發(fā)該第二檢測信號。
13.如權(quán)利要求10所述的裝置，其中該命令信號檢測單元包括上升邊緣檢測單元，其用于檢測該ODT命令信號的上升邊緣，以雙態(tài)觸發(fā)該第一檢測信號；以及下降邊緣檢測單元，其用于檢測該ODT命令信號的下降邊緣，以雙態(tài)觸發(fā)該第二檢測信號。
14.如權(quán)利要求13所述的裝置，其中該上升邊緣檢測單元包括延遲單元，其用于將該ODT命令信號延遲預(yù)設(shè)時間；邏輯門，其用于執(zhí)行該ODT命令信號與該延遲單元的輸出信號的NAND運算；以及反相器，其用于將該NAND門的輸出信號反相，以輸出該第一檢測信號。
15.如權(quán)利要求14所述的裝置，其中該延遲單元將該ODT命令信號延遲該外部時鐘信號的個時鐘周期。
16.如權(quán)利要求14所述的裝置，其中該延遲單元包括串聯(lián)連接的多個反相器，以將該ODT命令信號反相。
17.如權(quán)利要求13所述的裝置，其中該下降邊緣檢測單元包括第一反相器，其用于將該ODT命令信號反相；延遲單元，其用于將該第一反相器的輸出信號延遲預(yù)設(shè)時間；邏輯門，其用于執(zhí)行該第一反相器的該輸出信號與該延遲單元的輸出信號的NAND運算；以及第二反相器，其用于將該NAND門的輸出信號反相，以輸出該第二檢測信號。
18.如權(quán)利要求17所述的裝置，其中該延遲單元將該第一反相器的該輸出信號延遲該外部時鐘信號的個時鐘周期。
19.如權(quán)利要求17所述的裝置，其中該延遲單元包括串聯(lián)連接的多個反相器，以將該第一反相器的該輸出信號反相。
20.如權(quán)利要求13所述的裝置，其中該碼比較單元當(dāng)該外部碼與該DLL碼大體上相同時響應(yīng)于該第一檢測信號而雙態(tài)觸發(fā)該第一比較信號。
21.如權(quán)利要求13所述的裝置，其中該碼比較單元當(dāng)該外部碼與該DLL碼大體上相同時響應(yīng)于該第二檢測信號而雙態(tài)觸發(fā)該第二比較信號。
22.如權(quán)利要求13所述的裝置，其中該碼比較單元包括第一比較單元，其用于比較該外部碼與該DLL碼，且基于該第一檢測信號而判定是否雙態(tài)觸發(fā)該第一比較信號；以及第二比較單元，其用于比較該外部碼與該DLL碼，且基于該第二檢測信號而判定是否雙態(tài)觸發(fā)該第二比較信號。
23.如權(quán)利要求22所述的裝置，其中該第一比較單元包括存儲單元，其用于響應(yīng)于該第一檢測信號而存儲該外部碼；以及邏輯單元，其用于比較該存儲單元中的該所存儲的碼與該DLL碼，以判定是否雙態(tài)觸發(fā)該第一比較信號。
24.如權(quán)利要求23所述的裝置，其中該存儲單元包括多個寄存器，其每一個能夠存儲一個位，進(jìn)而以一個位為單位順序地保存該外部碼。
25.如權(quán)利要求24所述的裝置，其中該邏輯單元包括多個異或(XOR)門，每一個用于執(zhí)行該DLL碼的每一位與存儲于該多個寄存器的相應(yīng)一個中的該外部碼的相應(yīng)位的XOR運算；以及邏輯門，其用于執(zhí)行該多個XOR門的輸出信號的NAND運算，且輸出該第一比較信號。
26.如權(quán)利要求22所述的裝置，其中該第二比較單元包括存儲單元，其用于響應(yīng)于該第二檢測信號而存儲該外部碼；以及邏輯單元，其用于比較該存儲單元中的該所存儲的碼與該DLL碼，以判定是否雙態(tài)觸發(fā)該第二比較信號。
27.如權(quán)利要求26所述的裝置，其中該存儲單元包括多個寄存器，其每一個能夠存儲一個位，進(jìn)而以一個位為單位順序地保存該外部碼。
28.如權(quán)利要求27所述的裝置，其中該邏輯單元包括多個異或(XOR)門，每一個執(zhí)行該DLL碼的每一位與存儲于該多個寄存器的相應(yīng)一個中的該外部碼的相應(yīng)位的XOR運算；以及邏輯門，其用于執(zhí)行該多個XOR門的輸出信號的NAND運算，且輸出該第二比較信號。
29.如權(quán)利要求22所述的裝置，其中該使能信號產(chǎn)生單元響應(yīng)于該第一比較信號，而用邏輯高電平激活該ODT使能信號。
30.如權(quán)利要求22所述的裝置，其中該使能信號產(chǎn)生單元響應(yīng)于該第二比較信號，而用邏輯低電平去激活該ODT使能信號。
31.如權(quán)利要求22所述的裝置，其中該使能信號產(chǎn)生單元響應(yīng)于該DLL時鐘信號而轉(zhuǎn)變該ODT使能信號。
32.如權(quán)利要求22所述的裝置，其中該使能信號產(chǎn)生單元包括上升驅(qū)動單元，其用于響應(yīng)于該第一比較信號而輸出電源電壓作為該ODT使能信號；下降驅(qū)動單元，其用于響應(yīng)于該第二比較信號而輸出接地電壓作為該ODT使能信號；同步單元，其用于將該ODT使能信號與該DLL時鐘信號同步；以及鎖存器單元，其用于鎖存該ODT使能信號。
33.如權(quán)利要求32所述的裝置，其中該同步單元包括第一反相器，其用于將該DLL時鐘信號反相，以輸出經(jīng)反相的DLL時鐘信號；第一PMOS晶體管，其具有接收該經(jīng)反相的DLL時鐘信號的柵極及在該電源電壓端子與第一節(jié)點之間的源極-漏極路徑；以及第一NMOS晶體管，其具有接收該DLL時鐘信號的柵極及在第二節(jié)點與該接地電壓端子之間的源極-漏極路徑，其中該同步單元分別經(jīng)由該第一節(jié)點及該第二節(jié)點而耦接于該上升驅(qū)動單元及該下降驅(qū)動單元。
34.如權(quán)利要求33所述的裝置，其中該上升驅(qū)動單元包括第二反相器，其用于將該第一比較信號反相；以及第二PMOS晶體管，其具有接收該第二反相器的輸出信號的柵極及在該第一節(jié)點與第三節(jié)點之間的源極-漏極路徑，其中該第三節(jié)點連接至該下降驅(qū)動單元。
35.如權(quán)利要求33所述的裝置，其中該下降驅(qū)動單元包括第二NOMS晶體管，該第二NOMS晶體管具有接收該第二比較信號的柵極及在該第二節(jié)點與該第三節(jié)點之間的源極-漏極路徑。
36.如權(quán)利要求33所述的裝置，其中該鎖存器單元包括反相器鎖存器，其具有用于在該第三節(jié)點處將信號反相的第二反相器，及用于將該第二反相器的輸出信號反相以將該經(jīng)反相的信號輸出至該第二反相器的第三反相器；以及第四反相器，其用于將該第二反相器的該輸出信號反相，以輸出該ODT使能信號。
37.一種控制晶粒內(nèi)建終端電阻(ODT)的方法，該方法包含重設(shè)步驟，其響應(yīng)于外部重設(shè)信號而激活第一重設(shè)信號，且在預(yù)定時間之后激活第二重設(shè)信號；DLL時鐘計數(shù)步驟，其響應(yīng)于該第一重設(shè)信號而自默認(rèn)值起計數(shù)DLL時鐘信號的雙態(tài)觸發(fā)數(shù)目，且輸出該所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為DLL碼；外部時鐘計數(shù)步驟，其響應(yīng)于該第二重設(shè)信號而自默認(rèn)值起計數(shù)外部時鐘信號的該雙態(tài)觸發(fā)數(shù)目，且輸出該所計數(shù)的雙態(tài)觸發(fā)數(shù)目作為外部碼；以及比較步驟，其響應(yīng)于ODT命令信號，而藉由比較該外部碼與該DLL碼來確定ODT使能信號的邏輯電平，以產(chǎn)生ODT使能信號，該ODT使能信號的邏輯電平是基于比較結(jié)果而確定。
38.如權(quán)利要求37所述的方法，其中在該重設(shè)步驟中，藉由模型化該DLL時鐘信號與該外部時鐘信號之間的延遲時間，而設(shè)定該預(yù)定時間。
39.如權(quán)利要求37所述的方法，其中在該比較步驟中，當(dāng)轉(zhuǎn)變該ODT命令信號時將該外部碼存儲于多個寄存器中，且當(dāng)該所存儲的外部碼與該DLL碼大體上相同時轉(zhuǎn)變該ODT使能信號。
40.如權(quán)利要求37所述的方法，其中在該比較步驟中，該ODT使能信號與該ODT命令信號的上升邊緣同步而轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)。
41.如權(quán)利要求37所述的方法，其中在該比較步驟中，該ODT使能信號與該ODT命令信號的下降邊緣同步而轉(zhuǎn)變?yōu)橥Ｓ脿顟B(tài)。
全文摘要
本發(fā)明提供一種控制晶粒內(nèi)建終端電阻(ODT)的裝置，其包括計數(shù)單元，其用于接收外部時鐘信號及延遲鎖定回路(DLL)時鐘信號，且自默認(rèn)值起計數(shù)外部時鐘信號及該DLL時鐘信號的每一個的雙態(tài)觸發(fā)數(shù)目；比較控制單元，其用于響應(yīng)于ODT命令信號而比較該外部時鐘信號的該所計數(shù)的雙態(tài)觸發(fā)數(shù)目與該DLL時鐘信號的該所計數(shù)的雙態(tài)觸發(fā)數(shù)目，且基于比較結(jié)果而輸出用于控制該ODT的ODT使能信號。
文檔編號H03K19/0175GK1941629SQ20061013173
公開日2007年4月4日 申請日期2006年9月29日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者金敬勛 申請人:海力士半導(dǎo)體有限公司