專利名稱：一種用于模擬開關(guān)的保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬開關(guān)，尤其涉及一種用于模擬開關(guān)的保護(hù)電路。
背景技術(shù)：
傳統(tǒng)的模擬開關(guān)如圖1所示，其集成在一芯片上，其中PMOS (P型絕緣柵場(chǎng)效應(yīng)管) 管7’和NMOS(N型絕緣柵場(chǎng)效應(yīng)管)管8’為大的功率管，構(gòu)成了模擬開關(guān)電路中傳輸信號(hào)的通路。端口 101’和端口 102’分別為輸入、輸出信號(hào)端口，端口 EN’為控制信號(hào)端口。 PMOS管1’和NMOS管2’組成一個(gè)反相器電路，其中VDD代表電源，GND代表接地。同樣， PMOS管3’和NMOS管4’、PMOS管5’和NMOS管6’分別組成反相器電路。EN’信號(hào)通過以上三個(gè)反相器電路產(chǎn)生一組反相的控制信號(hào)，控制著PMOS管V和NMOS管8，的開和關(guān)，也即模擬開關(guān)的打開和關(guān)閉。當(dāng)控制信號(hào)EN’為高電平時(shí)模擬開關(guān)導(dǎo)通，當(dāng)控制信號(hào)EN’為低電平時(shí)模擬開關(guān)關(guān)斷。但是這個(gè)電路存在一定的缺陷，存在使用的危險(xiǎn)隱患。如圖1所示，M0S(絕緣柵場(chǎng)效應(yīng)管)管的襯底接一定的電位，其中，NMOS管8’的P襯底是接地GND的，PMOS管7’是做在N阱里面的，通常情況下，N阱是接電源VDD的，因?yàn)橐话闱闆r下VDD為芯片內(nèi)最高電位。此時(shí)，在以下兩種情況下，存在缺陷(1)電源掉電且模擬開關(guān)的信號(hào)輸入端口 101’有輸入信號(hào)，且信號(hào)幅度較大。此時(shí)因?yàn)殡娫吹綦?，接在電源上的PMOS管7’的N阱電位為零，此時(shí)如果輸入信號(hào)的幅度較大，PMOS功率管V的P+有源區(qū)和N阱組成的PN結(jié)正向偏置導(dǎo)通，將會(huì)向N阱灌入較大的電流，嚴(yán)重時(shí)會(huì)將芯片損壞。(2)電源工作正常，但是模擬開關(guān)的信號(hào)輸入端口 101’的輸入信號(hào)幅度較大，信號(hào)電壓高于電源電壓，此時(shí)PMOS功率管7’的P+有源區(qū)和N阱組成的PN結(jié)同樣會(huì)正向偏置導(dǎo)通，將會(huì)向N阱灌入較大的電流，嚴(yán)重時(shí)會(huì)將芯片損壞。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺陷而提供一種用于模擬開關(guān)的保護(hù)電路，該保護(hù)電路能在電源掉電時(shí)或輸入過壓引起電流倒灌時(shí)，對(duì)模擬開關(guān)起到保護(hù)作用，避免芯片損壞。實(shí)現(xiàn)上述目的的技術(shù)方案是一種用于模擬開關(guān)的保護(hù)電路，該保護(hù)電路(1)連接一模擬開關(guān)O)，所述模擬開關(guān)(2)包括控制信號(hào)端口(EN)、輸入信號(hào)端口(IOl)和輸出信號(hào)端口(102)，所述保護(hù)電路 ⑴和模擬開關(guān)⑵均由電源(VDD)供電，所述保護(hù)電路⑴包括依次連接的第四反相器電路(101)、第五反相器電路(102)、過壓限流保護(hù)電路(103)和N阱電位選擇電路(104)，其中所述第四反相器電路(101)的輸入端連接控制信號(hào)端口(EN)，接收控制信號(hào)；所述N阱電位選擇電路(104)還連接所述電源(VDD)和所述輸入信號(hào)端口(IOl)，根據(jù)所述電源(VDD)電壓和所述輸入信號(hào)端口(IOl)的輸入信號(hào)電平的變化以及相對(duì)關(guān)系，實(shí)現(xiàn)N阱電位的轉(zhuǎn)換；所述過壓限流保護(hù)電路(10 還連接所述電源(VDD)，在所述輸入信號(hào)端口(IOl) 的輸入信號(hào)電平大于所述電源(VDD)電壓的情況下，實(shí)現(xiàn)對(duì)倒灌電流的限流；所述過壓限流保護(hù)電路(103)和N阱電位選擇電路(104)的相連端為所述保護(hù)電路(1)的輸出端(Li)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述第四反相器電路(101)包括第十一 PMOS管(11)和第十二 NMOS管(12)，第五反相器電路(102)包括第十三PMOS管(13)和第十四NMOS管(14)，其中第^^一 PMOS管(11)的源極連接所述電源(VDD)，第i^一 PMOS管(11)的柵極與第十二 NMOS管(12)的柵極相連的結(jié)點(diǎn)作為第四反相器電路(101)的輸入端，第十一 PMOS 管(11)的漏極與第十二 NMOS管(12)的漏極相連的結(jié)點(diǎn)作為第四反相器電路(101)的輸出端，第十二 NMOS管(12)的源極接地(GND)；第十三PMOS管(13)的源極連接所述電源(VDD)，第十三PMOS管(13)的柵極與第十四NMOS管(14)的柵極相連的結(jié)點(diǎn)作為第五反相器電路(102)的輸入端，第十三PMOS 管(13)的漏極與第十四NMOS管(14)的漏極相連的結(jié)點(diǎn)作為第五反相器電路(102)的輸出端(L3)，第十四NMOS管(14)的源極接地(GND)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述過壓限流保護(hù)電路(103)包括第十五 NMOS管(15)、第十六PMOS管(16)和第十七PMOS管(17)，其中第十五NMOS管(15)的源極接地(GND)，其漏極與第十六PMOS管(16)的漏極的相連端與第十七PMOS管(17)的柵極相連；第十五NMOS管(1 的柵極和第十六PMOS管(16) 的柵極分別連接所述第五反相器電路(102)的輸出端(L3)；第十七PMOS管(17)的源極連接所述電源(VDD)；第十六PMOS管(16)的源極及其襯底和第十七PMOS管(17)的漏極及其襯底均連接所述保護(hù)電路(1)的輸出端(Li)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述N阱電位選擇電路(104)包括第十八 PMOS管(18)和第十九PMOS管(19)，其中第十八PMOS管(18)的漏極和第十九PMOS管(19)的柵極均連接所述電源(VDD)；第十八PMOS管(18)的柵極和第十九PMOS管(19)漏極均連接輸入信號(hào)端口 (IOl)；第十八PMOS管(18)的源極及其襯底和第十九PMOS管(19)的源極及其襯底均連接所述保護(hù)電路(1)的輸出端(Li)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述模擬開關(guān)(2)包括第一至第八MOS管 (2148)，其中第一 PMOS管Ql)和第二 NMOS管0 組成第一反相器電路Q01)，第三PMOS管 (23)和第四NMOS管04)組成第二反相器電路002)，第五PMOS管Q5)和第六NMOS管組成第三反相器電路(203)； 第一 PMOS管的源極連接所述保護(hù)電路(1)的輸出端(Li)，第三、第五PMOS 管(23、2幻各自的源極連接電源(VDD)，第一、第三或第五PMOS管Ql、23或25)的柵極與各自對(duì)應(yīng)的第二、第四或第六匪05管02、對(duì)或26)的柵極相連的結(jié)點(diǎn)分別作為第一、第二或第三反相器電路001、202或20 的輸入端，第一、第三或第五PMOS管01、23或25)的漏極與各自對(duì)應(yīng)的第二、第四或第六NMOS管02、對(duì)或沈)的漏極相連的結(jié)點(diǎn)分別作為第一、第二或第三反相器電路O01、202或20 的輸出端，第一、第三或第五PMOS管Ql、23 或25)各自的源極分別接地(GND)； 第一反相器電路(201)的輸入端連接控制信號(hào)端口(EN)，輸出端連接第七PMOS管的柵極；第二反相器電路O02)的輸入端連接控制信號(hào)端口(EN)，輸出端連接第三反相器電路O03)的輸入端；第三反相器電路O03)的輸出端連接第八NMOS管08)的柵極；第七PMOS管(XT)和第八NMOS管Q8)各自的源極均連接輸出信號(hào)端口(102)， 其各自的漏極均連接輸入信號(hào)端口(IOl)；第七PMOS管07)的襯底連接所述保護(hù)電路(1) 的輸出端(Li)，第八NMOS管08)的襯底接地(GND)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述第十一、第十三PMOS管(11、13)各自的襯底接所述電源(VDD)，第十二、第十四NMOS管(12、14)各自的襯底接地(GND)。在上述的用于模擬開關(guān)的保護(hù)電路中，第十五NMOS管(15)襯底接地(GND)。在上述的用于模擬開關(guān)的保護(hù)電路中，所述第一、第三或第五PMOS管01、23或 25)各自的襯底接所述電源(VDD)，第二、第四或第六NMOS管02、對(duì)或26)各自的襯底接地(GND)。本發(fā)明的有益效果是在模擬開關(guān)的電源掉電的情況下，本發(fā)明有效防止了第七 PMOS功率管(XT)的P+有源區(qū)和N阱組成的PN結(jié)正向偏置導(dǎo)通；在模擬開關(guān)的輸入信號(hào)大于電源電壓的情況下，本發(fā)明有效對(duì)向N阱灌入的電流進(jìn)行限流，從而有效地避免了芯片的損壞。


圖1是現(xiàn)有技術(shù)的模擬開關(guān)的電路圖；圖2是本發(fā)明的用于模擬開關(guān)的保護(hù)電路連接模擬開關(guān)的電路原理圖。
具體實(shí)施例方式下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說明。請(qǐng)參閱圖2，本發(fā)明的一種用于模擬開關(guān)的保護(hù)電路，該保護(hù)電路1連接一模擬開關(guān)2，保護(hù)電路1和模擬開關(guān)2均由電源VDD供電，模擬開關(guān)2包括第一至第八MOS管 01- )，以及控制信號(hào)端口 EN、輸入信號(hào)端口 IOl和輸出信號(hào)端口 102，其中第一 PMOS管21和第二 NMOS管22組成第一反相器電路201，第一 PMOS管21的源極連接保護(hù)電路1的輸出端Li，第一 PMOS管21的柵極與第二 NMOS管22的柵極相連的結(jié)點(diǎn)作為第一反相器電路201的輸入端，第一 PMOS管21的漏極與第二 NMOS管22的漏極相連的結(jié)點(diǎn)作為第一反相器電路201的輸出端，第二 NMOS管22的源極接地GND ；第三PMOS管23和第四NMOS管M組成第二反相器電路202，第三PMOS管23的源極連接電源VDD，第三PMOS管23的柵極與第四NMOS管M的柵極相連的結(jié)點(diǎn)作為第二反相器電路202的輸入端，第三PMOS管23的漏極與第四NMOS管M的漏極相連的結(jié)點(diǎn)作為第二反相器電路202的輸出端，第四NMOS管M的源極接地GND ；
第五PMOS管25和第六NMOS管沈組成第三反相器電路203，第五PMOS管25的源極連接電源VDD，第五PMOS管25的柵極與第六NMOS管沈的柵極相連的結(jié)點(diǎn)作為第三反相器電路203的輸入端，第五PMOS管25的漏極與第六NMOS管沈的漏極相連的結(jié)點(diǎn)作為第三反相器電路203的輸出端，第六NMOS管沈的源極接地GND ；第一反相器電路201的輸入端連接控制信號(hào)端口 EN，輸出端連接第七PMOS管27 的柵極；第二反相器電路202的輸入端連接控制信號(hào)端口 EN，輸出端連接第三反相器電路 203的輸入端；第三反相器電路203的輸出端連接第八NMOS管觀的柵極；第七PMOS管27和第八NMOS管觀各自的源極均連接輸出信號(hào)端口 102，其各自的漏極均連接輸入信號(hào)端口 IOl ；第七PMOS管27的襯底連接保護(hù)電路1的輸出端Li，第八 NMOS管28的襯底接地GND。保護(hù)電路1包括依次連接的第四反相器電路101、第五反相器電路102、過壓限流保護(hù)電路103和N阱電位選擇電路104，過壓限流保護(hù)電路103和N阱電位選擇電路104的相連端為保護(hù)電路1的輸出端Li，其中第^^一 PMOS管11和第十二 NMOS管12組成第四反相器電路101 ；第十三PMOS管 13和第十四NMOS管14組成第五反相器電路102 ；第十五NMOS管15、第十六PMOS管16和第十七PMOS管17組成過壓限流保護(hù)電路103 ；第十八PMOS管18和第十九PMOS管19組成N阱電位選擇電路104;第—^一 PMOS管11的源極連接電源VDD，第—^一 PMOS管11的柵極與第十二 NMOS 管12的柵極相連的結(jié)點(diǎn)作為第四反相器電路101的輸入端，第十一 PMOS管11的漏極與第十二 NMOS管12的漏極相連的結(jié)點(diǎn)作為第四反相器電路101的輸出端，第十二 NMOS管12 的源極接地GND ；第十三PMOS管13的源極連接電源VDD，第十三PMOS管13的柵極與第十四NMOS 管14的柵極相連的結(jié)點(diǎn)作為第五反相器電路102的輸入端，第十三PMOS管13的漏極與第十四NMOS管14的漏極相連的結(jié)點(diǎn)作為第五反相器電路102的輸出端L3，第十四NMOS管 14的源極接地GND ；第四反相器電路101的輸入端連接控制信號(hào)端口 EN，接收控制信號(hào)，其輸出端連接第五反相器電路102的輸入端；第五反相器電路102的輸出端L3分別連接第十五NMOS 管15的柵極和第十六PMOS管16的柵極；第四反相器電路101和第五反相器電路102組合起來，對(duì)控制信號(hào)端口 EN的控制信號(hào)起到延時(shí)的作用。當(dāng)然也可以采用其他形式的的延時(shí)電路完成，要求是其延時(shí)要稍稍大于控制信號(hào)到模擬開關(guān)的響應(yīng)時(shí)間。目的是防止控制信號(hào)的切換影響模擬開關(guān)的工作狀態(tài)，即控制信號(hào)的切換首先完成對(duì)模擬開關(guān)2的導(dǎo)通和斷開的切換；第十五NMOS管15的源極接地GND，其漏極與第十六PMOS管16的漏極的相連端與第十七PMOS管17的柵極相連，記為端口 L2 ；第十七PMOS管17的源極、第十八PMOS管18的漏極和第十九PMOS管19的柵極均連接電源VDD ；第十八PMOS管18的柵極和第十九PMOS管19漏極均連接輸入信號(hào)端口 IOl ；第十六PMOS管16的源極、第十七PMOS管17的漏極、第十八PMOS管18的源極和第十九PMOS管19的源極的相連端作為保護(hù)電路1的輸出端Ll ；除第一、第七和第十六至十九MOS管Ql、27和16_19)各自的襯底接保護(hù)電路1的輸出端Ll以外，其余的MOS管(22-26J8和11-15)各自的襯底均按一般情況PMOS管的襯底連接電源VDD，NMOS的襯底接地GND。本發(fā)明的工作原理如下保護(hù)電路1和模擬開關(guān)2集成在一塊芯片內(nèi)。本發(fā)明使得第七PMOS管27的襯底的電位在幾個(gè)電壓之間轉(zhuǎn)換，盡量保持在最高電位上，通過電壓的轉(zhuǎn)換，使得第七PMOS管 27的源端和N阱組成的PN結(jié)達(dá)不到正向偏置導(dǎo)通的條件。即使導(dǎo)通，也要通過限流電阻限制灌入電流。設(shè)保護(hù)電路1的輸出端Ll的電位為L(zhǎng)i，輸入信號(hào)端口 IOl的電位為101，端口 L2的電位為L(zhǎng)2，第五反相器電路102的輸出端L3的電位為L(zhǎng)3，電源VDD電壓為VDD。N阱電位選擇電路104根據(jù)VDD和IOl的變化以及相對(duì)關(guān)系，實(shí)現(xiàn)N阱電位的轉(zhuǎn)換，確定第十八PMOS管18或者第十九PMOS管19導(dǎo)通；過壓限流保護(hù)電路103在IOl大于VDD (即第七PMOS管27的PN結(jié)正向偏置且導(dǎo)通，也即)的情況下，實(shí)現(xiàn)對(duì)倒灌電流的限流；可以分為以下情況論述(1)當(dāng)VDD = 0V, IOl = OV時(shí)，第十八PMOS管18或者第十九PMOS管19都導(dǎo)通， Ll = IOl = VDD = 0V，此時(shí)芯片內(nèi)部所有電位為零電位，芯片處于安全狀態(tài)。(2)當(dāng)VDD = OV, IOl為高電平時(shí)，此時(shí)第十九PMOS管19的柵電位為零，第十九 PMOS管19導(dǎo)通，因此，Ll = 101，為高電平。此時(shí)第七PMOS管27的源端和其N阱間的電勢(shì)差很小，幾乎為零，PN結(jié)不足以導(dǎo)通，芯片處于安全狀態(tài)。(3)當(dāng)VDD接正常電平，IOl為低電平時(shí)，第十八PMOS管18的柵電位為零，第十八 PMOS管18導(dǎo)通，因此，Ll = VDD,為高電平。此時(shí)第七PMOS管27的源端和其N阱間的PN 結(jié)反向偏置，芯片處于安全狀態(tài)。(4)當(dāng)VDD接正常電平，IOl為高電平時(shí)，第十八和第十九PMOS管(18和19)的柵電位均為高電平，兩個(gè)管子都關(guān)斷。此時(shí)控制信號(hào)端口 EN的信號(hào)為高電平(此時(shí)為模擬開關(guān)2的導(dǎo)通狀態(tài))，則L 3為高電平，第十五NMOS管15導(dǎo)通，第十六PMOS管16關(guān)斷，L2 為低電平，第十七PMOS管17導(dǎo)通。此時(shí)Ll為VDD-VDS17 (VDS17指第十七PMOS管17的漏-源電壓)。此時(shí)，再分以下情況討論，a)當(dāng)IOl < Li，即IOl < (VDD-VDS17)時(shí)，第七PMO管27的PN結(jié)反向偏置而關(guān)斷，芯片處于安全狀態(tài)。b)當(dāng)IOl = Li，或Ll < IOl < Ll+Vth時(shí)(Vth為PN結(jié)的開啟閾值電壓，PN結(jié)正向偏置且偏置電壓高于Vth時(shí)才開啟)，第七PMOS管27的PN結(jié)正向偏置，但偏置電壓不足以讓第七PMOS管27的PN結(jié)導(dǎo)通，芯片處于安全狀態(tài)。c)當(dāng)IOl >L1+Vth時(shí)，第七PMOS管27的PN結(jié)正向偏置并導(dǎo)通，從輸入信號(hào)端口 IOl向第七PMOS管27的N阱灌入電流。雖然這種情況為極端使用條件，為了保護(hù)芯片的安全，適當(dāng)調(diào)節(jié)第十七PMOS管17的導(dǎo)通電阻，從而限制灌入電流，從而保護(hù)芯片的安全。綜上所述，在模擬開關(guān)2在電源VDD掉電的情況下，本發(fā)明有效防止了第七PMOS 管27的P+有源區(qū)和N阱組成的PN結(jié)正向偏置導(dǎo)通；在模擬開關(guān)2的輸入信號(hào)大于電源電壓的情況下，本發(fā)明有效對(duì)向N阱灌入的電流進(jìn)行限流，從而有效地避免了芯片的損壞。以上實(shí)施例僅供說明本發(fā)明之用，而非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以作出各種變換或變型，因此所有等同的技術(shù)方案也應(yīng)該屬于本發(fā)明的范疇，應(yīng)由各權(quán)利要求所限定。
權(quán)利要求
1.一種用于模擬開關(guān)的保護(hù)電路，該保護(hù)電路(1)連接一模擬開關(guān)O)，所述模擬開關(guān)(2)包括控制信號(hào)端口(EN)、輸入信號(hào)端口(IOl)和輸出信號(hào)端口(102)，所述保護(hù)電路 (1)和模擬開關(guān)( 均由電源(VDD)供電，其特征在于，所述保護(hù)電路(1)包括依次連接的第四反相器電路(101)、第五反相器電路(102)、過壓限流保護(hù)電路(103)和N阱電位選擇電路(104)，其中所述第四反相器電路(101)的輸入端連接控制信號(hào)端口(EN)，接收控制信號(hào)；所述N阱電位選擇電路(104)還連接所述電源(VDD)和所述輸入信號(hào)端口(101)，根據(jù)所述電源(VDD)電壓和所述輸入信號(hào)端口(IOl)的輸入信號(hào)電平的變化以及相對(duì)關(guān)系，實(shí)現(xiàn)N阱電位的轉(zhuǎn)換；所述過壓限流保護(hù)電路(10 還連接所述電源(VDD)，在所述輸入信號(hào)端口(IOl)的輸入信號(hào)電平大于所述電源(VDD)電壓的情況下，實(shí)現(xiàn)對(duì)倒灌電流的限流；所述過壓限流保護(hù)電路(103)和N阱電位選擇電路(104)的相連端為所述保護(hù)電路 ⑴的輸出端(Li)。
2.根據(jù)權(quán)利要求1所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述第四反相器電路(101)包括第i^一 PMOS管(11)和第十二 NMOS管(12)，第五反相器電路(10 包括第十三PMOS管(13)和第十四NMOS管(14)，其中第十一 PMOS管(11)的源極連接所述電源(VDD)，第十一 PMOS管(11)的柵極與第十二 NMOS管(12)的柵極相連的結(jié)點(diǎn)作為第四反相器電路(101)的輸入端，第十一 PMOS管(11) 的漏極與第十二 NMOS管(12)的漏極相連的結(jié)點(diǎn)作為第四反相器電路(101)的輸出端，第十二 NMOS管(12)的源極接地(GND)；第十三PMOS管(13)的源極連接所述電源(VDD)，第十三PMOS管(13)的柵極與第十四NMOS管(14)的柵極相連的結(jié)點(diǎn)作為第五反相器電路(102)的輸入端，第十三PMOS管 (13)的漏極與第十四NMOS管(14)的漏極相連的結(jié)點(diǎn)作為第五反相器電路(102)的輸出端 (L3)，第十四NMOS管(14)的源極接地(GND)。
3.根據(jù)權(quán)利要求1所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述過壓限流保護(hù)電路(103)包括第十五NMOS管(15)、第十六PMOS管(16)和第十七PMOS管(17)，其中第十五NMOS管(1 的源極接地(GND)，其漏極與第十六PMOS管(16)的漏極的相連端與第十七PMOS管(17)的柵極相連；第十五NMOS管(1 的柵極和第十六PMOS管(16)的柵極分別連接所述第五反相器電路(102)的輸出端(L3)；第十七PMOS管(17)的源極連接所述電源(VDD)；第十六PMOS管(16)的源極及其襯底和第十七PMOS管(17)的漏極及其襯底均連接所述保護(hù)電路⑴的輸出端(Li)。
4.根據(jù)權(quán)利要求1所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述N阱電位選擇電路(104)包括第十八PMOS管(18)和第十九PMOS管(19)，其中第十八PMOS管(18)的漏極和第十九PMOS管(19)的柵極均連接所述電源(VDD)；第十八PMOS管(18)的柵極和第十九PMOS管(19)漏極均連接輸入信號(hào)端口(IOl)；第十八PMOS管(18)的源極及其襯底和第十九PMOS管(19)的源極及其襯底均連接所述保護(hù)電路⑴的輸出端(Li)。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述模擬開關(guān)(2)包括第一至第八MOS管01- )，其中第一 PMOS管和第二 NMOS管0 組成第一反相器電路001)，第三PMOS管Q3) 和第四NMOS管04)組成第二反相器電路002)，第五PMOS管Q5)和第六NMOS管Q6)組成第三反相器電路O03)；第一 PMOS管的源極連接所述保護(hù)電路(1)的輸出端(Li)，第三、第五PMOS管 (23,25)各自的源極連接所述電源(VDD)，第一、第三或第五PMOS管Ql、23或25)的柵極與各自對(duì)應(yīng)的第二、第四或第六NMOS管02、對(duì)或26)的柵極相連的結(jié)點(diǎn)分別作為第一、第二或第三反相器電路O01、202或20 的輸入端，第一、第三或第五PMOS管Ql、23或25) 的漏極與各自對(duì)應(yīng)的第二、第四或第六NMOS管02、對(duì)或沈)的漏極相連的結(jié)點(diǎn)分別作為第一、第二或第三反相器電路O01、202或20 的輸出端，第一、第三或第五PMOS管Ql、23 或25)各自的源極分別接地(GND)；第一反相器電路O01)的輸入端連接控制信號(hào)端口(EN)，輸出端連接第七PMOS管 (27)的柵極；第二反相器電路O02)的輸入端連接控制信號(hào)端口(EN)，輸出端連接第三反相器電路O03)的輸入端；第三反相器電路O03)的輸出端連接第八NMOS管08)的柵極； 第七PMOS管(XT)和第八NMOS管08)各自的源極均連接輸出信號(hào)端口(102)，其各自的漏極均連接輸入信號(hào)端口(IOl)；第七PMOS管(XT)的襯底連接所述保護(hù)電路(1)的輸出端(Li)，第八NMOS管08)的襯底接地(GND)。
6.根據(jù)權(quán)利要求2所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述第十一、第十三 PMOS管(11、13)各自的襯底接所述電源(VDD)，第十二、第十四NMOS管(12、14)各自的襯底接地(GND)。
7.根據(jù)權(quán)利要求3所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，第十五NMOS管(15) 襯底接地(GND)。
8.根據(jù)權(quán)利要求5所述的用于模擬開關(guān)的保護(hù)電路，其特征在于，所述第一、第三或第五PMOS管01、23或25)各自的襯底接所述電源(VDD)，第二、第四或第六NMOS管Q2J4 或26)各自的襯底接地(GND)。
全文摘要
本發(fā)明公開了一種用于模擬開關(guān)的保護(hù)電路，該保護(hù)電路連接一模擬開關(guān)，所述保護(hù)電路和模擬開關(guān)均由一電源供電，所述保護(hù)電路包括依次連接的第四反相器電路、第五反相器電路、過壓限流保護(hù)電路和N阱電位選擇電路，其中，所述第四反相器電路接收控制信號(hào)；所述N阱電位選擇電路實(shí)現(xiàn)N阱電位的轉(zhuǎn)換；所述過壓限流保護(hù)電路實(shí)現(xiàn)對(duì)倒灌電流的限流；所述過壓限流保護(hù)電路和N阱電位選擇電路的相連端為所述保護(hù)電路的輸出端。本發(fā)明能在電源掉電時(shí)或輸入過壓引起電流倒灌時(shí)，對(duì)模擬開關(guān)起到保護(hù)作用，避免芯片損壞。
文檔編號(hào)H02H7/22GK102394490SQ201110259638
公開日2012年3月28日 申請(qǐng)日期2011年9月5日 優(yōu)先權(quán)日2011年9月5日
發(fā)明者趙海亮 申請(qǐng)人:上海貝嶺股份有限公司