納米線場效應(yīng)晶體管（fet）器件及其制造方法
【專利摘要】本申請涉及一種納米線場效應(yīng)晶體管(FET)器件及其制造方法。該納米線FET器件包括第一源極/漏極區(qū)和第二源極/漏極區(qū)。第一源極/漏極區(qū)和第二源極/漏極區(qū)中的每一個均在塊體半導(dǎo)體襯底的上表面上形成。柵極區(qū)被插入第一源極/漏極區(qū)和第二源極/漏極區(qū)之間，并且直接地位于塊體半導(dǎo)體襯底的上表面上。僅僅在柵極區(qū)中形成多條納米線。所述納米線被懸置于半導(dǎo)體襯底上方并限定納米線FET器件的柵極溝道。柵極結(jié)構(gòu)包括在柵極區(qū)中形成的柵極電極，以使得所述柵極電極接觸每條納米線的整個表面。
【專利說明】
納米線場效應(yīng)晶體管(FET)器件及其制造方法
【背景技術(shù)】
[0001]本公開一般地涉及半導(dǎo)體器件，并且更特別地涉及納米線場效應(yīng)晶體管(FET)器件。
[0002]諸如像是鰭狀FET器件(S卩FinFET)之類的非平面半導(dǎo)體器件的使用因此減小半導(dǎo)體器件的總尺寸的能力而是期望的。諸如導(dǎo)線最后全包圍柵(wire-last gate-al 1-arouncOFinFET器件之類的非平面半導(dǎo)體器件的制造通常利用絕緣體上半導(dǎo)體(SOI)襯底來減小寄生器件電容。SOI襯底通常包括塊體襯底、位于塊體襯底頂上的掩埋絕緣體層以及位于掩埋絕緣體層頂上的絕緣體上半導(dǎo)體(SOI)層。然而，與SOI襯底和由于掩埋絕緣體層而引起的最小厚度要求相關(guān)聯(lián)的成本激發(fā)了重新考慮在塊體半導(dǎo)體襯底上面形成非平面半導(dǎo)體器件的努力。

【發(fā)明內(nèi)容】

[0003]根據(jù)至少一個實施例，一種制造納米線場效應(yīng)晶體管(FET)器件的方法包括:在第一類型半導(dǎo)體材料的塊體襯底上形成多個鰭部，并鄰近于所述多個鰭部的底部形成第二半導(dǎo)體類型材料的外延半導(dǎo)體區(qū)。所述第二半導(dǎo)體類型材料不同于所述第一半導(dǎo)體類型材料。該方法還包括執(zhí)行將所述第二類型半導(dǎo)體材料直接地冷凝在所述多個鰭部下面的退火過程。該方法還包括相對于所述第一類型半導(dǎo)體材料選擇性地去除所述第二類型半導(dǎo)體材料，以從所述多個鰭部形成多條納米線，使得所述納米線被懸置于所述塊體襯底上方。
[0004]根據(jù)另一實施例，一種納米線場效應(yīng)晶體管(FET)器件包括第一源極/漏極區(qū)和第二源極/漏極區(qū)。所述第一源極/漏極區(qū)和第二源極/漏極區(qū)中的每一個均在塊體半導(dǎo)體襯底的上表面上。柵極區(qū)被插入第一源極/漏極區(qū)和第二源極/漏極區(qū)之間，并且直接地位于所述塊體半導(dǎo)體襯底的上表面上。僅僅在柵極區(qū)中形成多條納米線。納米線被懸置于半導(dǎo)體襯底上方并限定所述納米線FET器件的柵極溝道。所述柵極結(jié)構(gòu)包括柵極區(qū)中的柵極電極，其中所述柵極電極接觸每條納米線的整個表面。
[0005]通過本發(fā)明的技術(shù)實現(xiàn)附加特征。在本文中詳細地描述了其它實施例并應(yīng)將其視為要求保護的發(fā)明的一部分。為了更好地用特征更好地理解本發(fā)明，將參考本描述和附圖。
【附圖說明】
[0006]在本說明書結(jié)束處的權(quán)利要求中特別地指出并明確地要求保護被視為本發(fā)明的主題。根據(jù)結(jié)合附圖進行的以下詳細描述，前述特征是顯而易見的。
[0007]圖1至18是圖示出根據(jù)本講授內(nèi)容的示例性實施例的形成導(dǎo)線最后全包圍柵納米線FET的方法的一系列視圖，在所述附圖中:
[0008]圖1是初始塊體半導(dǎo)體襯底的橫截面圖；
[0009]圖2圖示出在用以在塊體半導(dǎo)體襯底的相對邊緣處形成絕緣體襯墊的前溝槽隔離(STI)技術(shù)氧化物填充過程之后的圖1的塊體半導(dǎo)體襯底；
[0010]圖3圖示出在塊體半導(dǎo)體襯底的上表面上和淺絕緣體襯墊的上表面上沉積絕緣體層之后的圖2的塊體半導(dǎo)體襯底；
[0011]圖4圖示出在硬掩膜層的沉積和硬掩膜層的上表面上的多個抗蝕劑元件的圖案化之后的圖3的塊體半導(dǎo)體襯底；
[0012]圖5圖示出將硬掩膜層圖案化并去除抗蝕劑元件以使得在絕緣體層的上表面上形成多個硬掩膜元件之后的圖4的塊體半導(dǎo)體襯底；
[0013]圖6圖示出在塊體半導(dǎo)體襯底的上表面上面形成假柵極堆以覆蓋硬掩膜元件之后的圖5的塊體半導(dǎo)體襯底；
[0014]圖7圖示出在間隙填充過程之后的圖6的塊體半導(dǎo)體襯底，所述間隙填充過程在使假柵極的上表面暴露的刻蝕過程之后用絕緣體材料來填充鄰近于假柵極堆的側(cè)壁的區(qū)域；
[0015]圖8圖示出在假柵極上面停止的化學(xué)機械平坦化(CMP)過程之后圖7的塊體半導(dǎo)體襯底；
[0016]圖9圖示出在假柵極的去除之后的圖8的塊體半導(dǎo)體襯底，所述假柵極的去除用以形成使插在柵極結(jié)構(gòu)的側(cè)壁之間的所述多個硬掩膜元件暴露的柵極溝槽；
[0017]圖10圖示出在柵極堆的側(cè)壁之間形成多個半導(dǎo)體鰭部的刻蝕過程之后的圖9的塊體半導(dǎo)體襯底；
[0018]圖1lA圖示出在半導(dǎo)體鰭部的側(cè)壁上面形成間隔層之后和在使位于間隔層下面的半導(dǎo)體襯底的一部分凹陷之后的圖10的塊體半導(dǎo)體襯底；
[0019]圖1lB圖示出沿著線A-A’截取的圖1lA的塊體半導(dǎo)體襯底；
[0020]圖12A圖示出在半導(dǎo)體襯底的上表面上面和位于側(cè)壁之間的硬掩膜元件下面的外延地生長硅鍺層之后的圖1IA和IIB的塊體半導(dǎo)體襯底；
[0021]圖12B是沿著線A-A’截取的圖12A的橫截面圖；
[0022]圖13圖示出在經(jīng)歷退火過程以使硅鍺冷凝的同時的圖12A和12B的塊體半導(dǎo)體襯底；
[0023]圖14圖示出在將硅鍺冷凝到位于硬掩膜元件下面的鰭部的一部分中之后的圖13的塊體半導(dǎo)體襯底；
[0024]圖15A圖示出在去除間隔層的一部分并使柵極結(jié)構(gòu)的側(cè)壁之間的半導(dǎo)體鰭部的一部分暴露的刻蝕過程之后的圖14的塊體半導(dǎo)體襯底；
[0025]圖15B圖示出沿著線A-A’截取的圖15A的塊體半導(dǎo)體襯底；
[0026]圖16A圖示出在去除硅鍺使得多條納米線懸置于柵極結(jié)構(gòu)的側(cè)壁之間之后的圖15A和15B的塊體半導(dǎo)體襯底；
[0027]圖16B圖示出沿著線A-A’截取的圖16A的塊體半導(dǎo)體襯底；
[0028]圖17A圖示出用圍繞每條納米線的整個表面的柵極電極材料填充柵極溝槽之后的圖16A-16B的塊體半導(dǎo)體襯底；
[0029]圖17B是沿著線A-A’截取的圖17A中所示的納米線FET的橫截面圖；以及
[0030]圖18圖示出去除填料層并顯露源極/漏極區(qū)之后的在塊體半導(dǎo)體襯底上面形成的成品納米線FET。
【具體實施方式】
[0031]本發(fā)明的各種非限制性實施例提供在塊體半導(dǎo)體襯底上面形成的納米線FET。該納米線通過柵極結(jié)構(gòu)的側(cè)壁被懸置于塊體半導(dǎo)體襯底上方。在該結(jié)構(gòu)中形成柵極電極，其與每條納米線的整個表面接觸。根據(jù)另一實施例，導(dǎo)線最后全包圍柵制造過程形成在塊體半導(dǎo)體襯底上面形成的納米線FET。納米線FET包括懸置于塊體半導(dǎo)體襯底的一部分上方的多個半導(dǎo)體納米線，并且柵極電極在柵極區(qū)中接觸每條納米線的整個表面(g卩，所有側(cè)面)。因此，可在塊體半導(dǎo)體器件上面制造全包圍柵納米線FET，同時縮減與常規(guī)襯底上硅FET器件相關(guān)聯(lián)的厚度和成本。
[0032]現(xiàn)在參考圖1，根據(jù)本發(fā)明的非限制性實施例圖示出塊體半導(dǎo)體襯底100。半導(dǎo)體襯底100沿著第一軸(例如，X軸)延伸而限定長度，沿著第二軸(例如，Y軸)延伸而限定寬度，并沿著第三軸(例如，Z軸)延伸而限定高度，即厚度。半導(dǎo)體襯底100包括各種材料，包括但不限于娃(Si)。半導(dǎo)體襯底100還可具有范圍從約30納米(nm)至約40nm的厚度。
[0033]參考圖2，對半導(dǎo)體襯底100施加淺溝槽隔離(STI)過程。STI過程在半導(dǎo)體襯底100的第一邊緣區(qū)處形成第一絕緣體襯墊102a并在半導(dǎo)體襯底100的相對邊緣區(qū)處形成第二絕緣體襯墊102b ATI過程包括刻蝕半導(dǎo)體襯底100的第一和第二邊緣區(qū)并且包括但不限于二氧化硅(Si 02)的絕緣體電介質(zhì)材料來重填刻蝕部分，如本領(lǐng)域的技術(shù)人員可理解的。每個絕緣體襯墊102a—102b可具有范圍從約1nm至約30nm的長度、范圍從約15nm至約25nm的高度，并且可沿著半導(dǎo)體襯底100的全寬延伸。
[0034]參考圖3，在半導(dǎo)體襯底100的上表面上且還可在每個絕緣體襯墊102a—102b的上表面上形成絕緣體層104。絕緣體層104可由各種電介質(zhì)材料形成，包括但不限于Si02，并且可具有范圍從約5nm至約I Onm的厚度?？墒褂酶鞣N沉積過程來沉積絕緣體層104，包括但不限于化學(xué)汽相沉積(CVD)。
[0035]轉(zhuǎn)到圖4，在絕緣體層104的上表面上形成掩蔽層106。掩蔽層106包括在其上表面上形成的多個鰭部圖案化元件108。所述多個鰭部圖案化元件108最終定義在下面更詳細地描述的鰭部硬掩膜的圖案。將認識到的是可以以本領(lǐng)域中已知的任何適當方式形成鰭部圖案化元件108，諸如通過光致抗蝕劑材料的平版印刷圖案化。替換地，可通過側(cè)壁圖像轉(zhuǎn)印(SIT)過程來形成鰭部圖案化元件108。掩蔽層106可包括氮化物材料，諸如氮化硅(SiN)。鰭部圖案化元件108在SIT的情況下可包括高介電常數(shù)(S卩，高k電介質(zhì))材料，諸如硅酸鉿(HfSi04)、二氧化鉿(Hf02)以及二氧化鋯(Zr02)。每個鰭部圖案化元件108可具有在絕緣體襯墊102a—102b之間延伸的長度。然而，根據(jù)另一實施例，鰭部圖案化元件108可具有延伸超過絕緣體襯墊102a—102b的末端。
[0036I轉(zhuǎn)到圖5，圖示出通過絕緣圖層104轉(zhuǎn)印鰭部圖案化元件108的圖案的圖案化過程之后的半導(dǎo)體襯底100。因此，在絕緣體層104的其余部分上面形成多個鰭部硬掩膜110。可使用各種刻蝕過程來轉(zhuǎn)印抗蝕劑元件108，包括但不限于反應(yīng)式離子刻蝕(RIE)過程。圖案化過程還使位于每個鰭部硬掩膜110的相鄰側(cè)面上的半導(dǎo)體襯底100的各部分暴露，如圖5中進一步所示。
[0037]轉(zhuǎn)到圖6，在半導(dǎo)體襯底100的上表面上形成柵極結(jié)構(gòu)112。特別地，在半導(dǎo)體襯底100的中央部分上形成柵極結(jié)構(gòu)112以覆蓋鰭部硬掩膜110?？墒褂酶鞣N眾所周知的過程來形成柵極結(jié)構(gòu)112，如本領(lǐng)域的技術(shù)人員所理解的。柵極結(jié)構(gòu)112包括假柵極114、柵極帽116以及相對側(cè)壁118a、118b。柵極帽116在假柵極114的上表面上形成。側(cè)壁118a—118b在假柵極114的外壁和柵極帽116的外壁上形成。假柵極114可包括一個或多個犧牲材料，包括但不限于多晶硅、非晶硅或微晶硅。柵極帽116和側(cè)壁118a—118b可由各種掩蔽材料形成，包括但不限于SiN。
[0038]仍參考圖6，鄰近于柵極結(jié)構(gòu)112的每個側(cè)面形成源極/漏極區(qū)120a—120b。根據(jù)非限制性實施例，鰭部硬掩膜110和底層絕緣體層104的邊緣部分被刻蝕掉以使底層半導(dǎo)體襯底100暴露?？衫缤ㄟ^用N型離子或P型離子摻雜半導(dǎo)體襯底100的可用暴露區(qū)而形成源極/漏極區(qū)120a—120b，如本領(lǐng)域技術(shù)人員可以理解的。在半導(dǎo)體襯底100的暴露區(qū)中以約O度與約20度之間的傾角施加離子。
[0039]現(xiàn)在參考圖7，在半導(dǎo)體襯底100的暴露部分上面沉積填料層122并密封柵極結(jié)構(gòu)112。填料層122可以包括任何適當?shù)奶盍喜牧希娊橘|(zhì)，諸如Si02。根據(jù)示例性實施例，使用高密度等離子體(HDP)過程圍繞著柵極結(jié)構(gòu)112沉積填料層122。
[0040]現(xiàn)在參考圖8，對半導(dǎo)體襯底100施加化學(xué)機械平坦化(CMP)過程。更具體地，CMP過程可對假柵極114的犧牲材料具有選擇性。以這種方式，可使用假柵極114作為刻蝕停止層。因此，CMP過程使填料層122、柵極帽116以及側(cè)壁118a—118b凹陷，同時在假柵極114的上表面上面停止。因此，填料層122具有與假柵極114的高度和側(cè)壁118a—118b的其余部分等價的厚度，即高度。
[0041]轉(zhuǎn)到圖9，去除假柵極114，在側(cè)壁118a—118b之間形成柵極溝槽124，并使其之間的鰭部硬掩膜110的各部分暴露。由于柵極溝槽124限定假柵極114的負圖案，所以柵極溝槽124也在鰭部硬掩膜110上方位于中心處，并限定被插入半導(dǎo)體襯底100的相對源極/漏極區(qū)(在圖9中被填料層122覆蓋)之間的柵極區(qū)126。柵極區(qū)126可以具有范圍從例如約30nm至約50nm的長度。
[0042]可以使用諸如濕法化學(xué)刻蝕或干法化學(xué)刻蝕之類的各種技術(shù)來去除假柵極114。根據(jù)非限制性實施例，使用濕法化學(xué)刻蝕來去除假柵極結(jié)構(gòu)112。刻蝕也可對填料層122有影響，將其一部分去除。例如，在完成刻蝕過程以去除假柵極114之后，可以將填料層122減小至約115納米至約125納米的厚度。應(yīng)認識到的是，本發(fā)明的至少一個實施例允許在形成填料層122之前放置鰭部硬掩膜110。以這種方式，鰭部硬掩膜110在假柵極114被去除時顯露，即已在柵極溝槽124和柵極區(qū)126中形成，從而允許在柵極區(qū)126中形成更精確且均勻的鰭部。
[0043]參考圖10，根據(jù)由鰭部硬掩膜110限定的圖案在柵極區(qū)126中形成一個或多個半導(dǎo)體鰭部128。半導(dǎo)體鰭部128具有范圍從約1nm至約40nm的寬度以及范圍從約20nm至約25nm的高度。根據(jù)非限制性實施例，使用對半導(dǎo)體材料(諸如硅(Si))具有選擇性的定時反應(yīng)式離子刻蝕(RIE)來去除被柵極溝槽124暴露、即未被鰭部硬掩膜110覆蓋的半導(dǎo)體襯底100的各部分。應(yīng)認識到的是本發(fā)明的至少一個非限制性實施例僅刻蝕位于柵極溝槽124中的半導(dǎo)體材料(例如，Si)。因此，半導(dǎo)體襯底100的源極/漏極區(qū)(被填料層122覆蓋)在填料層122下面保持完好。此外，源極/漏極區(qū)與柵極溝槽124自對準，進而可以與在柵極溝槽124中形成的柵極電極(在圖10中未示出)自對準，如下面更詳細地描述的。
[0044]現(xiàn)在參考圖11一 17，使用半導(dǎo)體鰭部128來形成懸置于柵極溝槽124(即，柵極區(qū)126)中和柵極結(jié)構(gòu)112的側(cè)壁118a — 118b之間的納米線。相對于圖1lA — 11B，在柵極溝槽124中沉積包括例如SiN的共形內(nèi)間隔層130，并且其覆蓋側(cè)壁118a—118b的內(nèi)部。內(nèi)間隔層130在減小柵極區(qū)126的寬度的同時增加側(cè)壁118a—118b的厚度。在沉積內(nèi)間隔層130之后，使位于鰭部硬掩膜110下面的半導(dǎo)體襯底100的一部分凹陷。因此，在每個鰭部硬掩膜110下面形成腔體132且其使每個半導(dǎo)體鰭部128的一部分暴露，如在圖1lB中進一步圖示的。
[0045]轉(zhuǎn)到圖12A — 12B，形成從暴露的半導(dǎo)體襯底100生長外延基部層134的外延過程，該暴露的半導(dǎo)體襯底100是被柵極溝槽124暴露的。外延材料包括例如硅鍺(SiGe)，其可以使用本領(lǐng)域技術(shù)人員所理解的各種外延過程來形成。由于外延材料僅在半導(dǎo)體襯底100上面生長，所以外延基部層134從被柵極溝槽124暴露的半導(dǎo)體襯底100的底面生長，并覆蓋經(jīng)由鰭部硬掩膜110下面的腔體132暴露的半導(dǎo)體鰭部128的側(cè)面，如圖12B中所示。
[0046]參考圖13，示出了經(jīng)歷退火過程的半導(dǎo)體襯底100。退火過程向半導(dǎo)體襯底100并特別地向柵極區(qū)126施加熱(流動箭頭所示)。熱具有范圍從約700攝氏度(°C)至約1100°C的溫度。在其中環(huán)境是非氧化性的情況下，在退火過程期間施加的熱將外延基部層134以熱方式混合到位于鰭部硬掩膜110下面的半導(dǎo)體鰭部128的基部部分中，如圖14中進一步所示。在其中環(huán)境是氧化性的情況下，在退火過程期間施加的熱將外延基部層134冷凝到半導(dǎo)體鰭部128的基部部分的暴露表面上。
[0047]現(xiàn)在轉(zhuǎn)到圖15A—15B，使用例如對諸如硅(Si)和硅鍺(SiGe)的半導(dǎo)體材料具有選擇性的各向異性刻蝕過程對內(nèi)間隔層130進行過刻蝕。以這種方式，去除鰭部硬掩膜110，從而使底層半導(dǎo)體鰭部128和外延基部層134暴露。側(cè)壁118a—118b和內(nèi)間隔層130的其余部分也在填充層122下面凹陷，并將支撐柵極電極(在圖15A — 15B中未示出)，如下面更詳細地討論的。
[0048]現(xiàn)在參考圖16A— 16B，執(zhí)行選擇性地去除外延基部層134的底切過程?？梢允褂妹總€對半導(dǎo)體襯底100(例如，Si)具有選擇性的各向異性刻蝕和各向同性刻蝕的組合來去除SiGe，同時保持半導(dǎo)體襯底100和半導(dǎo)體鰭部128。可應(yīng)用各種化學(xué)刻蝕過程，包括例如約500攝氏度至約800攝氏度下的HCI化學(xué)汽相刻蝕或基于氫氧化銨(NH40H)的化學(xué)刻蝕。以這種方式，在先前形成的半導(dǎo)體鰭部下面形成隧道136。隧道具有范圍例如從約20nm至約1nm的高度，并且沿著半導(dǎo)體襯底100的寬度延伸。隧道136本質(zhì)上限定多個半導(dǎo)體納米線138，其位于柵極區(qū)126中并具有被柵極結(jié)構(gòu)112的各側(cè)壁錨定的相對末端。因此，納米線138的整個表面(即所有側(cè)面)在柵極溝槽124中被暴露，如圖16B中進一步所示。納米線130具有范圍例如從約1nm至約15nm的高度和范圍例如從約1nm至約40nm的寬度。此外，納米線138在形成最終柵極電極之前已在柵極溝槽126中形成，并具有范圍例如從約40nm至約10nm的節(jié)距。以這種方式，本發(fā)明的至少一個實施例允許有導(dǎo)線最后全包圍柵制造過程。導(dǎo)線最后全包圍柵過程包括在形成源極/漏極區(qū)120a—120b和柵極區(qū)126之后形成納米線138。
[0049 ]參考圖17A— 17B，在柵極溝槽124中沉積柵極電極材料140。柵極電極材料140由包括但不限于金屬和多晶硅的各種導(dǎo)電材料形成。由于隧道136在納米線138下面形成，所以柵極電極材料140接觸每條納米線138的整個表面，即所有側(cè)面，如圖17B中進一步所示。雖然未示出，但應(yīng)認識到的是可執(zhí)行CMP過程，使得柵極結(jié)構(gòu)112、填料層122以及柵極電極材料140相互齊平。例如，可使用柵極電極材料140作為刻蝕停止層向填料層122施加CMP過程。以這種方式，可以使填料層122凹陷，使得柵極電極材料140(即，柵極電極)、柵極結(jié)構(gòu)112以及填料層122相互齊平，即具有近似相同的厚度。
[0050]現(xiàn)在轉(zhuǎn)到圖18，圖示出在去除填料層(在圖17A中示為122)并使與柵極結(jié)構(gòu)112自對準的底層源極/漏極區(qū)120a — 120b去除之后在塊體半導(dǎo)體襯底100上面形成的成品納米線FET。雖然未示出，但可在柵極電極140的上表面和源極/漏極區(qū)120a—120b上面形成附加接觸結(jié)構(gòu)，如本領(lǐng)域的技術(shù)人員所理解的。
[0051]如上所述，本發(fā)明的各種非限制性實施例提供包括在塊體半導(dǎo)體襯底上面形成的多條納米線的納米線FET。納米線被懸置于柵極堆的側(cè)壁之間，并且在每條納米線的整個表面上、即在所有側(cè)面上形成柵極電極。根據(jù)另一實施例，導(dǎo)線最后全包圍柵制造過程形成納米線FET，其包括在塊體半導(dǎo)體襯底上形成的多個半導(dǎo)體納米線。柵極電極接觸柵極區(qū)中的每條納米線的整個表面(即，所有側(cè)面)。因此，可在縮減與常規(guī)襯底上硅納米線FET相關(guān)聯(lián)的厚度和成本的同時制造全包圍柵FET。
[0052]如本文所使用的術(shù)語模塊指代的硬件模塊，其包括專用集成電路(ASIC)、電子電路、處理器(共享、專用或群組)和執(zhí)行一個或多個軟件或固件程序的存儲器、組合邏輯電路和/或提供所述功能的其它適當部件。
[0053]已出于舉例說明的目的提出了本發(fā)明的各種實施例的描述，但其并不意圖是窮舉的或局限于公開的實施例。在不脫離所述實施例的范圍和精神的情況下，許多修改和改變對于本領(lǐng)域的技術(shù)人員而言將是顯而易見的。本文所使用的術(shù)語選擇為最好地解釋實施例的原理、相比于在市場中使用的技術(shù)而言的實際應(yīng)用或技術(shù)改進，或使得本領(lǐng)域的技術(shù)人員能夠理解本文公開的實施例。
[0054]在本文中使用的術(shù)語僅僅是出于描述特定實施例的目的且并不意圖限制本發(fā)明。如本文所使用的單數(shù)形式“一”、“一個”和“該”意圖也包括復(fù)數(shù)形式，除非上下文另外清楚地指明。將進一步理解的是術(shù)語“包括”和/或“包含”當在本說明書中使用時指定所述特征、整體、步驟、操作、元件和/或部件的存在，但是不排除一個或多個其它特征、整體、步驟、操作、元件、部件和/或其群組的存在或添加。
[0055]下面權(quán)利要求中的所有手段或步驟加功能元件的相應(yīng)結(jié)構(gòu)、材料、動作以及等價物意圖包括用于與具體地要求保護的其它要求保護元素相組合地執(zhí)行功能的任何結(jié)構(gòu)、材料或動作。本發(fā)明的描述是出于舉例說明和描述的目的而提出的，但并不意圖是窮盡的或局限于采取公開形式的本發(fā)明。在不脫離本發(fā)明的范圍和精神的情況下，許多修改和改變對于本領(lǐng)域的技術(shù)人員而言將是顯而易見的。選擇并描述本實施例是為了最好地解釋本發(fā)明教導(dǎo)的原理和實際應(yīng)用，并使得本領(lǐng)域的技術(shù)人員能夠針對具有適合于所設(shè)想的特定用途的各種修改的各種實施例理解本發(fā)明。
[0056]本文所述的流程圖僅僅是一個示例。在不脫離本發(fā)明精神的情況下可存在對此圖或本文所述操作的許多改變。例如，可按照不同的順序執(zhí)行操作，或者可添加、刪除或修改操作。所有這些變化被視為要求保護的發(fā)明的一部分。
[0057]雖然已描述了各種實施例，但將理解的是本領(lǐng)域的技術(shù)人員現(xiàn)在和將來都可進行落在隨后的權(quán)利要求范圍內(nèi)的各種修改。應(yīng)將這些權(quán)利要求理解成包括針對首先描述的發(fā)明的適當保護。
【主權(quán)項】
1.一種制造納米線場效應(yīng)晶體管(FET)器件的方法，所述方法包括: 在第一類型半導(dǎo)體材料的塊體襯底上面形成多個鰭部； 鄰近所述多個鰭部的底部部分，形成第二半導(dǎo)體類型材料的外延半導(dǎo)體區(qū)，所述第二半導(dǎo)體類型材料不同于所述第一半導(dǎo)體類型材料； 執(zhí)行退火從而將所述第二類型半導(dǎo)體材料直接地冷凝在所述多個鰭部下面；以及 相對于所述第一類型半導(dǎo)體材料選擇性地去除所述第二類型半導(dǎo)體材料，以從所述多個鰭部形成多條納米線，所述多條納米線被懸置于所述塊體襯底上方。2.根據(jù)權(quán)利要求1所述的方法，還包括在形成所述多條納米線之前形成所述納米線FET器件的柵極結(jié)構(gòu)和源極/漏極區(qū)。3.根據(jù)權(quán)利要求2所述的方法，還包括: 在所述半導(dǎo)體襯底的上表面上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括覆蓋在所述鰭部的硬掩膜的中心部分上的假柵極； 去除所述假柵極以顯露所述柵極結(jié)構(gòu)中的柵極溝槽，所述柵極溝槽限定所述納米線FET器件的柵極區(qū)；以及 用導(dǎo)電柵極材料填充所述柵極溝槽，以形成接觸每條納米線的整個表面的柵極電極。4.根據(jù)權(quán)利要求3所述的方法，其中刻蝕所述半導(dǎo)體鰭部還包括在所述半導(dǎo)體鰭部下面刻蝕隧道，以形成所述納米線。5.根據(jù)權(quán)利要求4所述的方法，其中刻蝕所述半導(dǎo)體鰭部還包括在所述半導(dǎo)體鰭部下面刻蝕外延基部層，以形成所述隧道。6.根據(jù)權(quán)利要求5所述的方法，其中刻蝕所述半導(dǎo)體鰭部還包括: 在刻蝕所述隧道之前，在所述溝槽中沉積內(nèi)間隔層，所述內(nèi)間隔層與所述鰭部的硬掩膜的外表面相符； 刻蝕所述半導(dǎo)體襯底中位于所述鰭部的硬掩膜的基部處的部分，以使所述半導(dǎo)體鰭部的基部部分暴露；以及 在所述鰭部的硬掩膜與所述半導(dǎo)體襯底之間形成所述外延基部層。7.根據(jù)權(quán)利要求6所述的方法，還包括對所述外延基部層進行退火，以使得所述外延基部層冷凝到所述半導(dǎo)體鰭部的基部部分中。8.根據(jù)權(quán)利要求7所述的方法，其中在所述半導(dǎo)體鰭部下面刻蝕隧道還包括相對于所述半導(dǎo)體襯底的半導(dǎo)體材料和所述半導(dǎo)體鰭部，選擇性地刻蝕所述外延基部層的外延材料。9.根據(jù)權(quán)利要求8所述的方法，其中形成所述外延基部層包括在刻蝕的所述半導(dǎo)體襯底和所述半導(dǎo)體鰭部的基部部分上面外延地生長硅鍺(SiGe)。10.根據(jù)權(quán)利要求9所述的方法，還包括在將所述多個鰭部的硬掩膜圖案化之前，在所述半導(dǎo)體襯底的第一邊緣區(qū)處形成第一絕緣體襯墊，并在所述半導(dǎo)體器件中與所述第一邊緣區(qū)相對的第二邊緣區(qū)處形成第二絕緣體線。11.根據(jù)權(quán)利要求10所述的方法，還包括在所述第一絕緣體襯墊與所述柵極結(jié)構(gòu)之間形成第一源極/漏極區(qū)，并且在所述第二絕緣體襯墊與所述柵極結(jié)構(gòu)之間形成第二源極/漏極區(qū)。12.根據(jù)權(quán)利要求11所述的方法，其中所述第一源極/漏極區(qū)和所述第二源極/漏極區(qū)與所述柵極結(jié)構(gòu)自對準。13.根據(jù)權(quán)利要求12所述的方法，其中所述塊體半導(dǎo)體襯底包括硅(Si)。14.根據(jù)權(quán)利要求13所述的方法，其中所述柵極材料包括選自包括金屬和多晶硅的群組的導(dǎo)電材料。15.根據(jù)權(quán)利要求14所述的方法，其中所述內(nèi)間隔層包括氮化硅(SiN)。16.—種納米線場效應(yīng)晶體管(FET)器件，包括: 第一源極/漏極區(qū)和第二源極/漏極區(qū)，所述第一源極/漏極區(qū)和第二源極/漏極區(qū)其中的每個均位于塊體半導(dǎo)體襯底的上表面上； 柵極區(qū)，所述柵極區(qū)被插入所述第一源極/漏極區(qū)和第所述二源極/漏極區(qū)之間，并且直接地位于所述塊體半導(dǎo)體襯底的上表面上面； 僅在所述柵極區(qū)中的多條納米線，所述納米線被懸置于所述半導(dǎo)體襯底上方并限定所述納米線FET器件的柵極溝道；以及 柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括在柵極區(qū)中的柵極電極，所述柵極電極接觸每條納米線的整個表面。17.根據(jù)權(quán)利要求16所述的納米線FET器件，還包括在所述半導(dǎo)體襯底的第一邊緣區(qū)處的第一絕緣體襯墊和在所述半導(dǎo)體襯底的第二邊緣區(qū)處的第二絕緣體襯墊。18.根據(jù)權(quán)利要求17所述的納米線FET器件，其中所述第一源極/漏極區(qū)在所述第一絕緣體襯墊與所述柵極結(jié)構(gòu)之間，并且所述第二源極/漏極區(qū)在所述第二絕緣體襯墊與所述柵極結(jié)構(gòu)之間。19.根據(jù)權(quán)利要求18所述的納米線FET器件，其中所述第一源極/漏極區(qū)和所述第二源極/漏極區(qū)與所述柵極結(jié)構(gòu)自對準。20.根據(jù)權(quán)利要求19所述的納米線FET器件，其中所述塊體半導(dǎo)體襯底和所述納米線包括娃(Si)。
【文檔編號】H01L21/335GK105990415SQ201610151526
【公開日】2016年10月5日
【申請日】2016年3月16日
【發(fā)明人】張慎明, M·A·圭羅恩, I·勞爾, J·W·斯萊特
【申請人】國際商業(yè)機器公司