半導(dǎo)體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開一般地涉及集成電路制造領(lǐng)域，更具體地，涉及一種包括可以減小面積開銷的隔離部的半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0002]隨著對多功能、小型化電子設(shè)備的需求日益增長，期望在晶片上集成越來越多的器件。然而，在當(dāng)前器件已經(jīng)小型化到逼近物理極限的情況下，越來越難以進(jìn)一步縮小每器件的平均面積。此外，任何面積開銷都可能導(dǎo)致制造成本的增加。
[0003]滿足小型化趨勢的方案之一是立體型器件，例如FinFET (鰭式場效應(yīng)晶體管)。在FinFET中，通過在高度方向擴(kuò)展，降低了在晶片表面上占用的面積。但是，相對于平面型器件如MOSFET，F(xiàn)inFET之間的隔離占用更多的面積，因?yàn)槊恳桓綦x需要兩個(gè)偽柵。

【發(fā)明內(nèi)容】

[0004]鑒于上述問題，本公開提出了一種半導(dǎo)體器件及其制造方法，以至少解決上述問題和/或至少提供下述優(yōu)點(diǎn)。
[0005]根據(jù)本公開的一個(gè)方面，提供了一種半導(dǎo)體裝置，包括:體半導(dǎo)體襯底；在襯底上形成的鰭；在襯底上形成的第一 FinFET和第二 FinFET，其中第一 FinFET包括與所述鰭相交的第一柵堆疊以及位于第一柵堆疊側(cè)壁上的第一柵側(cè)墻，第二半導(dǎo)體器件包括與所述鰭相交的第二柵堆疊以及位于第二柵堆疊側(cè)壁上的第二柵側(cè)墻；在第一 FinFET和第二FinFET之間形成與鰭相交的偽柵側(cè)墻；自對準(zhǔn)于偽柵側(cè)墻所限定的空間的隔離部，所述隔離部將第一 FinFET和第二 FinFET電隔離；以及位于隔離部下方、與隔離部相接的絕緣層。
[0006]根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體裝置的方法，包括:在體半導(dǎo)體襯底上形成鰭；在襯底上一區(qū)域中，形成絕緣層，所述絕緣層穿過鰭下方且與鰭相接；在體半導(dǎo)體襯底上在所述區(qū)域中形成與所述鰭相交的偽柵結(jié)構(gòu)，并在偽柵結(jié)構(gòu)的相對兩側(cè)分別形成與所述鰭相交的第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)；在第一柵結(jié)構(gòu)、第二柵結(jié)構(gòu)和偽柵結(jié)構(gòu)的側(cè)壁上分別形成第一柵側(cè)墻、第二柵側(cè)墻和偽柵側(cè)墻；形成自對準(zhǔn)于偽柵側(cè)墻所限定的空間的溝槽，所述溝槽延伸到絕緣層；在溝槽中填充電介質(zhì)材料，形成隔離部。
[0007]根據(jù)本公開的實(shí)施例，可以形成自對準(zhǔn)于偽柵側(cè)墻之間的隔離部如STI。從而每一隔離只需要一個(gè)偽柵，降低了隔離部占用的面積。本公開的技術(shù)特別適用FinFET。
【附圖說明】
[0008]通過以下參照附圖對本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0009]圖1-21是示出了根據(jù)本公開實(shí)施例的制造半導(dǎo)體裝置的流程中部分階段的示意圖；以及
[0010]圖22-31是示出了根據(jù)本公開另一實(shí)施例的制造半導(dǎo)體裝置的流程中部分階段的示意圖。
【具體實(shí)施方式】
[0011]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0012]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對位置的區(qū)域/層。
[0013]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。
[0014]根據(jù)本公開的實(shí)施例，提供了一種半導(dǎo)體裝置。該半導(dǎo)體裝置例如制作于體材料半導(dǎo)體襯底上。該半導(dǎo)體裝置可以包括在襯底上相鄰設(shè)置的第一半導(dǎo)體器件和第二半導(dǎo)體器件。這種半導(dǎo)體器件例如包括FinFET。這種情況下，每一半導(dǎo)體器件可以包括各自的鰭以及與鰭相交的柵堆疊。例如，鰭可以通過對襯底進(jìn)行構(gòu)圖而得到。在一些示例中，第一半導(dǎo)體器件和第二半導(dǎo)體器件可以共用相同的鰭。此外，在柵堆疊的側(cè)壁上，可以形成有柵側(cè)墻(spacer)。
[0015]為了電隔離第一半導(dǎo)體器件和第二半導(dǎo)體器件(如果需要的話)，可以在它們之間形成隔離部如淺溝槽隔離(STI)。該隔離部可以自對準(zhǔn)于設(shè)于第一半導(dǎo)體器件和第二半導(dǎo)體器件之間的偽柵側(cè)墻(在其內(nèi)側(cè))所限定的空間。這種自對準(zhǔn)的隔離部可以通過以偽柵側(cè)墻為掩?？涛g出的溝槽(因此，該溝槽的側(cè)壁大致沿偽柵側(cè)墻的內(nèi)壁延伸)，然后在溝槽內(nèi)填充電介質(zhì)材料來形成。
[0016]例如，偽柵側(cè)墻可以按照與第一半導(dǎo)體器件和第二半導(dǎo)體器件各自的柵側(cè)墻相同的工藝來制作。此外，可以按照與第一半導(dǎo)體器件和第二半導(dǎo)體器件各自的柵堆疊相同的工藝來形成偽柵堆疊。換言之，可以在第一半導(dǎo)體器件和第二半導(dǎo)體器件之間形成類似于第一和/或第二半導(dǎo)體器件的偽器件(包括偽柵堆疊和偽柵側(cè)墻)。這些器件(包括偽器件)可以具有大致相同的柵堆疊和柵側(cè)墻，且它們的柵堆疊以及相應(yīng)地柵側(cè)墻可以大致對準(zhǔn)。
[0017]在第一半導(dǎo)體器件和第二半導(dǎo)體器件共用相同的鰭的情況下，偽柵結(jié)構(gòu)也可以與鰭相交，從而形成偽FinFET。即，可以形成與公共的鰭相交的三個(gè)器件(包括一個(gè)偽器件)。此時(shí)，偽柵隔離部(或者溝槽)可以延伸穿過鰭，從而使得第一半導(dǎo)體器件和第二半導(dǎo)體器件各自的有源區(qū)隔離。
[0018]各半導(dǎo)體器件的源/漏區(qū)可以在各自的柵堆疊相對兩側(cè)形成于襯底中(在FinFET的情況下，例如形成于鰭中)。根據(jù)一有利示例，可以形成至少部分地嵌入于鰭中的另外的半導(dǎo)體層，源/漏區(qū)可以至少部分地形成在該另外的半導(dǎo)體層中。這種另外的半導(dǎo)體層可以包括不同于襯底的材料，以便將溝道區(qū)施加應(yīng)力。例如，對于N型器件，可以施加拉應(yīng)力；而對于P型器件，可以施加壓應(yīng)力。
[0019]根據(jù)一有利示例，該半導(dǎo)體裝置還可以包括在隔離部下方形成且與隔離部相接的絕緣層。該絕緣層可以大致沿著偽柵側(cè)墻所限定的空間(或者，隔離部)延伸，且可以在橫向上超出該空間(或者，隔離部)。襯底中可以包括摻雜阱，絕緣層可以位于摻雜阱的上部且被限定于第一半導(dǎo)體器件和第二半導(dǎo)體器件之間。在FinFET的情況下，絕緣層面向第一FinFET的側(cè)壁可以比隔離部面向第一 FinFET的側(cè)壁更靠近第一 FinFET，絕緣層面向第二FinFET的側(cè)壁可以比隔離部面向第二 FinFET的側(cè)壁更靠近第二 FinFET。另外，該絕緣層可以穿過鰭下方，例如在鰭與襯底之間延伸。
[0020]另外，該半導(dǎo)體裝置還可以包括在第一半導(dǎo)體器件和/或第二半導(dǎo)體器件(FinFET)的鰭下方的絕緣層。這種絕緣層可以與上述絕緣層類似，大致沿相應(yīng)的柵結(jié)構(gòu)延伸，且可以在橫向上超出相應(yīng)的柵結(jié)構(gòu)，并可以穿過鰭下方。于是，可以實(shí)現(xiàn)類似SOI結(jié)構(gòu)的優(yōu)點(diǎn)如降低漏電流等。此外，絕緣層可以不延伸到源/漏區(qū)下方，或者最多延伸到部分源/漏區(qū)下方，以避免SOI結(jié)構(gòu)的缺點(diǎn)如自加熱等。
[0021]這種半導(dǎo)體裝置例如可以如下來制作。例如，可以在襯底上形成第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)以及位于它們之間的偽柵結(jié)構(gòu)，然后可以在各柵結(jié)構(gòu)的側(cè)壁上形成柵側(cè)墻。在這些處理中，柵結(jié)構(gòu)和偽柵結(jié)構(gòu)可以相同地處理。即，可以按照形成三個(gè)柵結(jié)構(gòu)的方式，來進(jìn)行這些處理。例如，可以在襯底上形成柵介質(zhì)層和柵導(dǎo)體層，然后將它們構(gòu)圖為三個(gè)柵結(jié)構(gòu)。還可以在柵導(dǎo)體層上形成掩模層，以便在后繼處理中保護(hù)柵結(jié)構(gòu)。然后，可以利用柵結(jié)構(gòu)和柵側(cè)墻進(jìn)行器件的制作(例如，源/漏區(qū)形成)。為制作器件所進(jìn)行的處理同樣可以針對偽柵結(jié)構(gòu)進(jìn)行(得到偽器件)。
[0022]這些半導(dǎo)體器件(包括偽器件)可以是FinFET。在這種情況下，在制作柵結(jié)構(gòu)之前，可以在襯底上形成鰭。例如，可以通過對襯底(和/或襯底上形成的半導(dǎo)體層)進(jìn)行構(gòu)圖來形成鰭。在一個(gè)示例中，第一和第二半導(dǎo)體器件以及偽器件可以共用相同的鰭，即它們各自的柵結(jié)構(gòu)可以與同一鰭相交?？梢栽谝r底上將要形成偽柵結(jié)構(gòu)的區(qū)域中，形成絕緣層，所述絕緣層穿過鰭下方且與鰭相接。另外，還可以在襯底上將要形成第一和第二柵結(jié)構(gòu)的區(qū)域中，形成絕緣層，所述絕緣層穿過鰭下方且與鰭相接。例如，這種絕緣層可以通過去除鰭下方的一部分襯底，并以電介質(zhì)材料填充由于該部分襯底去除而得到的空間來形成。
[0023]在進(jìn)行器件的制作(例如，源/漏區(qū)形成)之后，可以形成自對準(zhǔn)于偽柵側(cè)墻所限定的空間的溝槽。該溝槽可以延伸到絕緣層，例如在FinFET的情況下貫穿鰭?？梢酝ㄟ^在