沉積工藝同步化的方法及設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實(shí)施方式大體涉及在物理氣相沉積工藝過(guò)程中控制處理?xiàng)l件。
【背景技術(shù)】
[0002] 集成電路已經(jīng)發(fā)展成能在單一芯片上包括數(shù)以百萬(wàn)計(jì)的部件（例如晶體管、電容 器及電阻器）的復(fù)雜裝置。芯片設(shè)計(jì)的演變不斷地要求更快的電路和更高的電路密度。對(duì) 更高電路密度的要求必須要減小集成電路部件的尺寸。由于尺寸減小，集成芯片基板的處 理變得越來(lái)越有挑戰(zhàn)性。
[0003] 例如，在傳統(tǒng)的基板處理中，在將導(dǎo)電材料填充于基板特征之前，先將薄的材料層 施加于基板特征的內(nèi)表面。在理想的情況下，薄層在整個(gè)特征上會(huì)是一致的，同時(shí)最小化懸 垂部分（overhang)(在特征開(kāi)口表面上的多余材料），懸垂部分會(huì)縮小特征開(kāi)口的大小，或 完全封閉所述開(kāi)口（不理想地留下被困在特征內(nèi)的氣隙或孔洞）。由于集成電路部件的尺 寸減小，于是特征高度與特征寬度的深寬比增高，進(jìn)一步加劇了一致地沉積薄層的挑戰(zhàn)。
[0004] 通常用于制造具有此種高深寬比特征的集成電路的典型工藝包括在特征的底部 沉積材料以及再濺射材料，以促進(jìn)所述材料從特征底部到特征側(cè)壁的重新分布。此舉是使 用導(dǎo)向基板的高能離子來(lái)完成的。不幸的是，此方法可能會(huì)導(dǎo)致下面的層和基板本身?yè)p壞， 尤其是在特征的底部以及角或斜角（bevel)的損壞。此種損壞造成明顯的線電阻增加以及 可靠性衰退。此外，典型工藝的不利結(jié)果包括懸垂部分堆積，懸垂部分堆積可能會(huì)封閉特 征，并且在特征的幾何形狀更小時(shí)（例如在更高的深寬比時(shí)）影響變得更為普遍。
[0005] 此外，發(fā)明人已經(jīng)觀察到，由于與電源相關(guān)的信號(hào)處理延遲，試圖通過(guò)控制DC(直 流）、RF(射頻）功率和電磁電流而改變離子密度和能量來(lái)解決上述問(wèn)題造成了整個(gè)晶片以 及晶片與晶片間的膜厚度變化。
[0006] 因此，本發(fā)明人提供了用以于高深寬比的特征的內(nèi)表面形成薄材料層的改良方 法。

【發(fā)明內(nèi)容】

[0007] 本文中提供用于處理基板的方法及設(shè)備。在一些實(shí)施方式中，用于在處理腔室中 處理基板的方法，用于在處理腔室中處理基板的方法及設(shè)備，包括：由同步控制器從工藝控 制器接收用于一或多個(gè)裝置的工藝控制參數(shù)，以進(jìn)行第一腔室工藝；由所述同步控制器確 定發(fā)送所述工藝控制參數(shù)中的每個(gè)工藝控制參數(shù)到所述一或多個(gè)裝置的時(shí)間；對(duì)于所述一 或多個(gè)裝置中的每個(gè)裝置，由所述同步控制器使用與所述一或多個(gè)裝置中的每個(gè)裝置相關(guān) 聯(lián)的特定信號(hào)處理延遲來(lái)調(diào)整所確定的發(fā)送所述工藝控制參數(shù)中的每個(gè)工藝控制參數(shù)的 時(shí)間；及由所述同步控制器在調(diào)整后的時(shí)間發(fā)送所述工藝控制參數(shù)到所述一或多個(gè)裝置中 的每個(gè)裝置，以進(jìn)行所述第一腔室工藝，其中所述同步控制器包括一或多個(gè)輸出通道，每個(gè) 通道直接耦接至所述一或多個(gè)裝置中之一。
[0008] 在一些實(shí)施方式中，一種基板處理系統(tǒng)包括同步控制器，所述同步控制器具有一 或多個(gè)輸入端及一或多個(gè)輸出通道，所述一或多個(gè)輸入端用以從工藝控制器接收一或多個(gè) 裝置的工藝控制參數(shù)，每個(gè)輸出通道直接耦接至所述一或多個(gè)裝置中之一，其中所述同步 控制器被設(shè)置以（a)接收所述工藝控制參數(shù)，及（b)發(fā)送所述工藝控制參數(shù)到所述一或多 個(gè)裝置，使得所述一或多個(gè)裝置中的每個(gè)裝置大致上在相同的時(shí)間接收到所述工藝控制參 數(shù)，以進(jìn)行第一腔室工藝。
[0009] 在一些實(shí)施方式中，一種用于在具有一或多個(gè)特征的基板上形成層的方法包括： 使用第一能量工藝體系（regime)在第一層上進(jìn)行第一基板工藝，以用第一材料建造所述 一或多個(gè)特征的底部部分；及使用第二能量工藝體系在所述第一層上進(jìn)行第二基板工藝， 以使所述第一材料從所述一或多個(gè)特征的所述底部部分再分布至所述一或多個(gè)特征的側(cè) 壁，其中所述第二能量工藝體系高于所述第一能量工藝體系。
【附圖說(shuō)明】
[0010] 能通過(guò)參照附圖中繪示的本發(fā)明的說(shuō)明性實(shí)施方式來(lái)了解以上簡(jiǎn)要概述的且以 下更加詳細(xì)論述的本發(fā)明的實(shí)施方式。然而應(yīng)注意的是，附圖僅示出本發(fā)明的典型實(shí)施方 式，因而不應(yīng)將附圖視為是對(duì)本發(fā)明范圍作限制，因?yàn)楸景l(fā)明可允許其他同等有效的實(shí)施 方式。
[0011] 圖1依據(jù)本發(fā)明的一些實(shí)施方式繪示用于處理半導(dǎo)體基板的方法。
[0012] 圖2A-2F為依據(jù)本發(fā)明的一些實(shí)施方式的在處理工序的不同階段期間基板的說(shuō) 明性截面圖。
[0013] 圖3依據(jù)本發(fā)明的一些實(shí)施方式繪示適用于處理半導(dǎo)體基板的設(shè)備。
[0014] 圖4A為在基板處理中用于控制支持系統(tǒng)的傳統(tǒng)控制系統(tǒng)的示意圖。
[0015] 圖4B為圖示與在基板處理中用于控制支持系統(tǒng)的傳統(tǒng)控制系統(tǒng)相關(guān)聯(lián)的示例性 信號(hào)延遲的圖。
[0016] 圖5為依據(jù)本發(fā)明的一些實(shí)施方式的包括獨(dú)立的同步控制器的示例性控制系統(tǒng) 的示意圖。
[0017] 圖6依據(jù)本發(fā)明的一些實(shí)施方式繪示用于同步控制與半導(dǎo)體基板處理相關(guān)聯(lián)的 支持系統(tǒng)的方法。
[0018] 為了便于理解，已盡可能使用相同的標(biāo)記數(shù)字來(lái)表示各圖共有的相同元件。附圖 并未依比例繪制，并且可以為了清晰而簡(jiǎn)化附圖。應(yīng)想到的是，可有益地將一個(gè)實(shí)施方式的 元件和特征并入其他實(shí)施方式中而不需進(jìn)一步詳述。
【具體實(shí)施方式】
[0019] 在離子化物理氣相沉積（PVD)銅工藝中，金屬離子被從靶材源材料加速并沉積進(jìn) 入形成于基板上的過(guò)孔和溝槽結(jié)構(gòu)（即特征）。本發(fā)明人已經(jīng)發(fā)現(xiàn)，通過(guò)改變離子密度和能 量，可以通過(guò)調(diào)整離子/中性金屬比、軌跡以及濺射產(chǎn)率來(lái)調(diào)制特征的階梯覆蓋（例如沉積 在水平表面上的材料厚度與沉積在垂直表面上的材料厚度相比）。通常PVD銅沉積工藝在 高金屬離子比例體系中以不同的離子能量操作。通過(guò)改變進(jìn)來(lái)的離子的能量得以實(shí)現(xiàn)獨(dú)特 的工藝體系。在中等離子能量工藝體系中，觀察到高的底部沉積工藝并且在基板上有最少 的再濺射。在更高的能量工藝體系中，離子可能會(huì)物理地蝕刻基板。本發(fā)明人已經(jīng)發(fā)現(xiàn)，在 多步驟的工藝中結(jié)合中等能量工藝和高等能量工藝對(duì)于銅離子回流或電化學(xué)沉積或電鍍 (ECP)縫隙填充可以實(shí)現(xiàn)良好的階梯覆蓋，同時(shí)最小化或防止基板或特征損壞。
[0020] 此外，本發(fā)明人還觀察到，通過(guò)同步工藝參數(shù)（例如磁控管的位置、電磁電流、DC 和RF功率）的發(fā)送，能實(shí)現(xiàn)沉積性能（階梯覆蓋、均勻性）、工藝結(jié)果的可重復(fù)性以及硬件 部件的可靠性的改良。通過(guò)使用獨(dú)立可編程的邏輯控制器來(lái)同步工藝參數(shù)的發(fā)送，能大大 減少例如關(guān)于控制電源的延遲時(shí)間。具體而言，在實(shí)施方式中，DC和RF電源響應(yīng)時(shí)間的同 步已經(jīng)從例如300毫秒的延遲改良到30毫秒的延遲。本發(fā)明人還觀察到，通過(guò)同步DC和 RF電源的響應(yīng)時(shí)間，基板晶片邊緣的均勻性已經(jīng)得到了改善，例如從7%改善至2. 5%。此 夕卜，在至少一些實(shí)施方式中，晶片與晶片之間的可重復(fù)性也得到類(lèi)似幅度的改善。此外，通 過(guò)同步工藝參數(shù)到工藝裝置的發(fā)送，可以通過(guò)更精確地控制某些裝置何時(shí)打開(kāi)和關(guān)閉來(lái)防 止工藝腔室內(nèi)的電弧。
[0021] 圖1依據(jù)本發(fā)明的一些實(shí)施方式繪示用于處理基板的方法100。圖2A至2F為在圖 1中描述的方法的不同階段期間基板的說(shuō)明性截面圖?？梢栽诰哂蠨C和射頻（RF)電源的 任何適合的基板處理腔室中執(zhí)行方法100,比如下文所描述和圖3中繪示的處理腔室300。
[0022] 方法100開(kāi)始于步驟102,在步驟102提供具有特征的基板200,所述特征例如形 成在基板200中的開(kāi)口 212,如圖2A所繪示。基板200可以是任何適合的基板，比如硅基 板、III-V族化合物基板、硅鍺（SiGe)基板、外延基板、絕緣體上硅（SOI)基板、顯示器基板 (比如液晶顯示器（IXD)、等離子體顯示器、電致發(fā)光（EL)燈顯示器）、發(fā)光二極管（LED)基 板、太陽(yáng)能電池陣列、太陽(yáng)能面板或類(lèi)似基板。在一些實(shí)施方式中，基板200可以是半導(dǎo)體 晶片（例如200毫米、300毫米、450毫米或類(lèi)似的硅晶片）。
[0023] 在一些實(shí)施方式中，基板200可以包含一或多個(gè)層，例如比如形成于介電層202上 的體介電層206,如圖2A所繪示。導(dǎo)電特征204可形成在介電層202的上區(qū)域中，以使得導(dǎo) 電特征204的上表面可以通過(guò)形成在體介電層206中的開(kāi)口 212而暴露。舉例來(lái)說(shuō)，可以 進(jìn)行過(guò)孔/溝槽蝕刻工藝而在體介電層206中界定開(kāi)口 212,從而暴露出導(dǎo)電特征204的上 表面。導(dǎo)電特征204可以由任何適合的導(dǎo)電材料制成。例如，對(duì)于銅互連，導(dǎo)電特征204可 以是嵌入介電層202的銅層。在一些實(shí)施方式中，導(dǎo)電特征204可以由諸如銅、鋁、鎢或類(lèi) 似金屬、上述金屬的合金或上述金屬的組合制成。
[0024] 體介電層206和介電層202可以由相同或不同的介電材料制成。在一些實(shí)施方式 中，所述介電材料可以包含氧化娃（Si02)、氮化娃（SiN)、低k材料或類(lèi)似材料。所述低k材 料可以是碳摻雜的介電材料（比如碳摻雜的氧化硅（SiOC)、可從加州圣克拉拉市應(yīng)用材料 公司（AppliedMaterials,Inc.ofSantaClara,Californ