專利名稱：混合信號應(yīng)用系統(tǒng)建模方法及實(shí)現(xiàn)該方法的單片現(xiàn)場可編程系統(tǒng)的制作方法
發(fā)明客體本發(fā)明涉及一種混合信號應(yīng)用系統(tǒng)建模(prototyping of mixed signalapplications)方法及實(shí)現(xiàn)該方法的單片現(xiàn)場可編程系統(tǒng)，該芯片可獨(dú)立工作，也可應(yīng)用于不同的模擬和／或數(shù)字硬件應(yīng)用系統(tǒng)中，且能夠在軟硬件間提供直接接口。本方法比現(xiàn)行用于此類目的的其它系統(tǒng)有很大優(yōu)越性。
背景技術(shù)：
隨著電子系統(tǒng)復(fù)雜性的增加，用傳統(tǒng)的設(shè)計方法、即對不同的子系統(tǒng)分別采用不同的設(shè)計和建模方法，已越來越困難了。系統(tǒng)設(shè)計人員一直在尋找靈活的建模系統(tǒng)，能將大系統(tǒng)在投入生產(chǎn)之前先將其映射到該系統(tǒng)上并驗(yàn)證其性能，過去能用于此種目的的工具只有微處理器仿真器(microprocessoremulator)和數(shù)字可配置陣列(digital configurable arrays)。最近又問世了用于此種目的的模擬可編程陣列，這些都說明行業(yè)為適應(yīng)市場需要對能用于快速建模的現(xiàn)場可編程器件顯現(xiàn)出極大興趣。
目前的混合信號應(yīng)用系統(tǒng)一般采用三種手段來實(shí)現(xiàn)數(shù)字硬件、模擬硬件、和微處理器程序。一個中等復(fù)雜程度的混合信號集成電路一般包括微處理器核心，用于運(yùn)行用戶程序；數(shù)字硬件，用于控制；以及模擬子系統(tǒng)，用于數(shù)據(jù)采集和模擬應(yīng)用系統(tǒng)。在這種情況下，一般設(shè)計者通常都采用分離的方法(discrete methodology)對微處理器程序采用匯編器-編譯器-調(diào)試器；對數(shù)字硬件采用設(shè)計輸入工具(電路圖捕獲(schematic capture)或HDL)及數(shù)字仿真器(digital simulator)；對模擬子系統(tǒng)采用模擬仿真器(analogue simulator)。這種方法的主要問題是各部分都是獨(dú)立設(shè)計的，其結(jié)果是難以控制三者之間的接口。而且這種方法對建模亦無好的前景一種較好的方案是，對數(shù)字硬件采用現(xiàn)場可編程門陣列(FPGA)；對模擬硬件采用離散集成電路或近期出現(xiàn)的模擬陣列；對用戶程序采用微處理器仿真器。但是必須對每個部分采用完全不同的開發(fā)系統(tǒng)，而且不同接口的設(shè)計仍然十分困難。
本發(fā)明的目的在于解決目前市場上混合信號應(yīng)用系統(tǒng)建模方法的低效，提供一種新型混合信號應(yīng)用系統(tǒng)建模方法及用于實(shí)現(xiàn)這種新方法的單片現(xiàn)場可編程系統(tǒng)。
發(fā)明說明本文介紹了混合信號應(yīng)用系統(tǒng)建模方法和用于實(shí)現(xiàn)該方法的單片現(xiàn)場可編程系統(tǒng)。其目的在于提出一種系統(tǒng)建模和可編程硬件的新概念。該系統(tǒng)由如下部分組成帶有標(biāo)準(zhǔn)微處理器核心的混合信號現(xiàn)場可編程器件(FPD)；用于編程的一套計算機(jī)輔助設(shè)計工具(CAD工具)；用于典型應(yīng)用系統(tǒng)的一套庫宏和單元(library macros and cells)，可以很容易地將典型應(yīng)用系統(tǒng)映射到現(xiàn)場可編程門陣列中并可在將來需要時較容易地移植入ASIC中。
特別要指出的是這種用于混合信號應(yīng)用系統(tǒng)建模方法實(shí)現(xiàn)的現(xiàn)場可編程系統(tǒng)芯片最好包括一個微處理器模塊；一個最好是RAM存儲器的集成讀寫存儲媒體；至少一個數(shù)字可編程宏單元；若干模擬單元及數(shù)字和模擬單元的連接接口。
三部分(即數(shù)字硬件、模擬硬件、微處理器程序)之間的相互作用可以要多近有多近(as close as it can be)微處理器可以讀寫模擬和數(shù)字電路的配置，可以物理地接口各端口，整個微處理器總線可以連接到現(xiàn)場可編程門陣列的布線通道(routing channels)上。微處理器還可以實(shí)時地檢查數(shù)字模塊和模擬子系統(tǒng)中的任何一點(diǎn)。微處理器還可以實(shí)時地改變數(shù)字可編程單元中的觸發(fā)器中所存儲的數(shù)據(jù)，這些數(shù)字可編程單元構(gòu)成了芯片中的現(xiàn)場可編程系統(tǒng)。微處理器還可配置(和再配置)這些可編程單元，與映射在其上的實(shí)際硬件相互作用及運(yùn)行通用用戶程序。
本發(fā)明的概念基于讓用戶使用該種系統(tǒng)進(jìn)行一種全集成化設(shè)計和建模方法。其強(qiáng)大的一套用戶友好的CAD工具使得用戶可以在一種設(shè)計環(huán)境下在單片上擬定要求(specify)、模擬(simulate)、仿真(emulate)(探測(probe))、和映射(map)一套完整設(shè)計。它包括混合電路圖捕獲和模擬、自動技術(shù)映射、布局和布線工具、集成仿真軟件(用于程序分步執(zhí)行和實(shí)時內(nèi)部信號檢查)以及一套集成器件編程軟件包。
其大套的庫宏還為用戶提供了典型設(shè)計的優(yōu)化解決方案，用戶可在從HDL到任何手動布局及布線之間的任何一級上實(shí)現(xiàn)自己的宏。它還支持并行ASIC庫，使到ASIC的移植比一般的建模方案容易得多。
最后，做為一個附加的優(yōu)點(diǎn)，該系統(tǒng)可以存儲兩套配置環(huán)境(configuration contexts)。可以用一條微處理器命令來改變整個電路(或部分電路)的配置。這種特性及微處理器和可編程數(shù)字單元之間的緊密關(guān)系使得現(xiàn)場可編程門陣列(FPGA)成為用于軟硬件之間相互作用和動態(tài)配置的強(qiáng)大工具。
這樣，芯片上的現(xiàn)場可編程系統(tǒng)的每一種可編程特性都有兩種配置環(huán)境。實(shí)際上，每一個配置位都是一個雙端口2位存儲單元。
微處理器可以在運(yùn)行當(dāng)中讀寫存儲器上的任何位置。這使用戶可以在一種配置處在激活的狀態(tài)下重配置另一種配置，然后將其設(shè)置為激活狀態(tài)。用這種方法，整個電路只用一條微處理器命令就可以重配置，且重配置時間也僅僅是一條微處理器寫周期。實(shí)際上，只要微處理器可以重配置FPGA上的任何單一單元，一組單元而不是整個芯片就可以被動態(tài)(“on the fly”)重配置。另外，在觸發(fā)器中的數(shù)據(jù)也是雙份的，同樣可以在系統(tǒng)運(yùn)行中用微處理器進(jìn)行讀和寫。當(dāng)配置環(huán)境被交換(swap)時觸發(fā)器的狀態(tài)也可用配置環(huán)境的其余部分進(jìn)行保持和存儲，這使得在激活一個配置之前在非激活狀態(tài)下初始化觸發(fā)器成為現(xiàn)實(shí)，并且可以在改變配置時保存線路節(jié)點(diǎn)上的值。
這種稱之為“硬件交換(hardware swap)”的技術(shù)實(shí)現(xiàn)了用虛擬硬件高效率工作。非激活狀態(tài)配置環(huán)境保存配置和數(shù)據(jù)的原理如同計算機(jī)系統(tǒng)中交換文件(swap file)保存虛擬存儲器一樣。硬件交換是指將虛擬硬件映射回實(shí)際硬件資源，就象計算機(jī)上交換文檔(swap archive)里的數(shù)據(jù)在需要時恢復(fù)到實(shí)際存儲器里一樣。另外虛擬硬件和軟件過程之間可以建立類比關(guān)系軟件過程中的全局變量好比觸發(fā)器中的數(shù)據(jù)在硬件交換之后仍得到保存，過程參數(shù)好比觸發(fā)器中的數(shù)據(jù)在硬件交換過程中得到保存和恢復(fù)。
這樣，設(shè)計過程可以被畫成一個封閉流程圖。這個圖有三個源頂點(diǎn)，可以任何源頂點(diǎn)(source vertexes)直接或間接地進(jìn)入模擬和／或?qū)崟r仿真階段、其輸出結(jié)果是一個集成波形表示。這些源頂點(diǎn)對應(yīng)于芯片上的現(xiàn)場可編程系統(tǒng)。整個設(shè)計被映射到芯片上、HDL設(shè)計上、和用于集成源代碼設(shè)計的功能模塊上。從這些頂點(diǎn)上可以直接或間接訪問模擬模塊和集成仿真。間接方式包括決定芯片及器件編程的模塊，從這些模塊處訪問實(shí)時集成仿真功能。
這種設(shè)計流程圖的關(guān)鍵是它采用了一種集成化的方法，就是說集成化的擬定要求、模擬、仿真、波形表示、技術(shù)映射(布局及布線)、和器件編程。
從以上說明可以明顯看到這種混合信號應(yīng)用系統(tǒng)建模方法及實(shí)現(xiàn)這種方法的現(xiàn)場可編程芯片的優(yōu)越性。這樣，集成化的方法便因可配置模擬和數(shù)字電路的靈活性、數(shù)字資源、模擬子系統(tǒng)與微處理器之間接口的方便性而得以實(shí)現(xiàn)。同樣采用單片現(xiàn)場可編程方法實(shí)現(xiàn)的混合信號應(yīng)用系統(tǒng)的建模大大地減少了印刷線路板(PCB)的空間、增加了器件的可重用性，實(shí)現(xiàn)了動態(tài)重配置和快速投放市場的能力，所有這一切使得該芯片極有用于建模、批量生產(chǎn)前研究和微電子研究。


為更好理解本發(fā)明的目的，下面參照附圖介紹一個混合信號應(yīng)用系統(tǒng)建模方法及其在單片現(xiàn)場可編程系統(tǒng)上實(shí)現(xiàn)的一個優(yōu)選實(shí)施例，其中1)圖1是單片現(xiàn)場可編程系統(tǒng)的方框圖。
2)圖2是一數(shù)字宏單元的方框圖。此單元包括在圖1所示的器件中。
3)圖3是每個配置位的2位雙端口存儲單元。
4)圖4是混合信號應(yīng)用系統(tǒng)建模方法的總說明圖。
本發(fā)明的優(yōu)選實(shí)施例本發(fā)明的單片現(xiàn)場可編程系統(tǒng)包括RAM存儲器(1)、微處理器(2)、可編程數(shù)字宏單元(3)、可編程模擬單元(4)。如圖1所示，本系統(tǒng)包括實(shí)現(xiàn)正常系統(tǒng)功能的若干接口(5，6，7，8)。數(shù)字宏單元(DMC)是一種大粒度(large granularity)的、基于LUT(9．1，9．2，9．3，9．4)的、以綜合為目標(biāo)的(synthesis targeted)4位可編程單元。
每一個查找表(LUT)(9．1，9．2，9．3，9．4)都可以實(shí)現(xiàn)任何4輸入的布爾功能，2個LUT可以組合使用構(gòu)成一個5輸入功能。一個DMC中的4個LUT可以組合使用執(zhí)行任何6輸入布爾功能。每一數(shù)字宏單元(DMC)中有4個觸發(fā)器(FF)(10．1，10．2，10．3，10．4)，每一觸發(fā)器都可以獨(dú)立地設(shè)置成多路選擇器型(mux-type)或使能和鎖存器或FF，并有同步異步置位和復(fù)位功能。DMC的兩部分(組合部分和時序部分)可以進(jìn)行不同程度的獨(dú)立工作，還有一些宏模式可以把DMC配置成16×4存儲器(實(shí)際上是2個獨(dú)立的16×2存儲器)、用于帶載入載出(in and out loading)的級聯(lián)的4位加法器、具有預(yù)定加載值和限定(qualification)的用于級聯(lián)的位移記錄、以及具有預(yù)定加載值和限定的用于級聯(lián)的4位加減計數(shù)器。這些宏功能非常適用于綜合程序。
模擬功能子系統(tǒng)(4)由固定的粗粒度(coarse granularity)功能模塊組成。模擬功能包括用戶可編程放大器、濾波器、模擬多路選擇器、比較器、電壓參考、10-12位模數(shù)轉(zhuǎn)換器／數(shù)模轉(zhuǎn)換器(ADC／DACs)等。若干參數(shù)都可以從微處理器(2)設(shè)定、如濾波器工作頻率、放大器增益和補(bǔ)償、ADC／DAC模塊功能(作為DAC還是ADC)等。
系統(tǒng)提供了一個優(yōu)化的串行鏈接，用于微處理器核心與數(shù)字和模擬硬件的連接，微處理器通過該接口讀寫配置環(huán)境，并且數(shù)字宏單元(3)(DMCs)輸出端的實(shí)際信號也可以被微處理器(2)訪問，模數(shù)轉(zhuǎn)換器也可以通過該接口啟動，所以可以在微處理器端使用該接口而不用再使用其它可配置硬件資源(DMC或布線通道)就可將ADC映射到微處理器地址空間中。
圖3表示一個用于每一配置位的2位雙端口存儲器單元。圖中可見觸發(fā)器，這些存儲器的位置可以被微處理器(2)讀寫。當(dāng)一個存儲器處于激活狀態(tài)時，另一個存儲器可以被重配置并可被切換到激活狀態(tài)。
用這樣的設(shè)計方案，整個設(shè)計過程便按圖4所示步驟進(jìn)行，圖4給出了與此設(shè)計過程對應(yīng)的封閉的流程圖。這個設(shè)計過程包括三個源頂點(diǎn)，從任一源頂點(diǎn)出發(fā)可以直接或間接地達(dá)到模擬及實(shí)時集成仿真，這樣相應(yīng)結(jié)果也可從集成波形表示上看出來。這些源頂點(diǎn)對應(yīng)著芯片上用于映射設(shè)計的現(xiàn)場可編程系統(tǒng)以及決定源代碼設(shè)計的HDL設(shè)計和電路圖輸入工具。從這些源頂點(diǎn)出發(fā)可以直接或間接地訪問模擬模塊或和集成仿真功能，間接方式包括決定芯片及器件編程的模塊，用戶使用芯片及器件的編程來訪問實(shí)時集成仿真功能。
本設(shè)計過程的關(guān)鍵在于集成化過程，也就是說用戶可以以一種集成化的方式來進(jìn)行擬定設(shè)計要求、模擬、仿真、波形表示、包括布局和布線的技術(shù)映射、和器件編程。
于是用戶可以實(shí)際上在設(shè)計流程的每一個點(diǎn)上與系統(tǒng)連接。例如，用戶可以在綜合之前用HDL擬定設(shè)計要求、或在技術(shù)映射之前在門電路一級擬定設(shè)計要求、或在布局和布線之前在數(shù)字宏單元(芯片)上設(shè)計、或?qū)嵤┦止げ季趾筒季€。
仿真盒允許用戶對微處理器程序進(jìn)行仿真如分步運(yùn)行、斷點(diǎn)設(shè)置及模擬或數(shù)字結(jié)構(gòu)內(nèi)部端點(diǎn)數(shù)據(jù)的檢查，這樣用戶便可以檢查時序程序的正確性能并同時觀測電路實(shí)際節(jié)點(diǎn)的當(dāng)前值。
最后，一個簡單的串行接口可將該芯片從外部連到一個PC上以實(shí)現(xiàn)加載。這樣一個完整的設(shè)計僅用一個現(xiàn)場可編程芯片、一臺個人計算機(jī)(PC)和一個RS232接口就完全實(shí)現(xiàn)了。
系統(tǒng)的集成波形表示可以用來觀測運(yùn)行及模擬當(dāng)中任一給定時刻下的系統(tǒng)的相互作用情況。該設(shè)備包括模擬波形表示(實(shí)際上，當(dāng)使用仿真時如同數(shù)字示波器)、數(shù)字波形表示(如同邏輯分析器)、和代碼執(zhí)行窗口(用于跟蹤調(diào)試程序、設(shè)置斷點(diǎn)等)。
以上是對本發(fā)明的實(shí)質(zhì)及一實(shí)現(xiàn)方法的介紹，要補(bǔ)充的是系統(tǒng)整體或局部都可以做不同程度的修改，如形狀、材料、布局的改動，只要各種改動在整體上不改變本發(fā)明的主要特征，這些特征由所附權(quán)利要求書限定。
權(quán)利要求
1．一種混合信號應(yīng)用系統(tǒng)建模方法，可以獨(dú)立于有關(guān)硬件使用，使用戶對于一套完整設(shè)計及其建模實(shí)施擬定要求、模擬、仿真、構(gòu)建(project)，其特征在于，擬定要求、模擬、仿真及設(shè)計構(gòu)建均為單一設(shè)計環(huán)境下的集成功能，該方法包括-電路圖捕獲和混合信號模擬-通過微處理器讀寫有關(guān)硬件的配置-實(shí)時檢查有關(guān)硬件中數(shù)字模塊及模擬子系統(tǒng)上的任一點(diǎn)-實(shí)時修改有關(guān)硬件中的可編程數(shù)字單元數(shù)據(jù)-配置和重配置可編程數(shù)字單元-與有關(guān)硬件相互作用-執(zhí)行通用用戶程序-根據(jù)一條微處理器命令存儲修改整個電路的配置環(huán)境的配置環(huán)境-用專用集成電路(ASIC)庫向ASIC輸出數(shù)據(jù)。
2．按照權(quán)利要求1所述的一種混合信號應(yīng)用系統(tǒng)建模方法，其特征在于配置環(huán)境的修改包括可編程單元狀態(tài)的存儲，實(shí)現(xiàn)了激活狀態(tài)前在非激活狀態(tài)下初始化各單元的功能及配置環(huán)境改變過程中保存電路節(jié)點(diǎn)值的功能。
3．用于實(shí)現(xiàn)權(quán)利要求1和2所述的方法的單片現(xiàn)場可編程系統(tǒng)，其特征在于所述系統(tǒng)包括-一個微處理器(2)-片內(nèi)RAM存儲器(1)-至少一個數(shù)字宏單元(3)-多個模擬單元(4)-模擬單元(4)和數(shù)字單元(3)連接接口(5，6，7，8)。
4．按照權(quán)利要求3所述的系統(tǒng)，其特征在于所述數(shù)字宏單元(3)為大粒度(big granularity)，由若干LUT(查找表)(9．1，9．2，9．3，9．4)組成，獨(dú)立或彼此組合來實(shí)現(xiàn)布爾功能，每一查找表具有4位位寬。
5．按照權(quán)利要求4所述的系統(tǒng)，其特征在于每一數(shù)字宏單元(3)包括4個觸發(fā)器(10．1，10．2，10．3，10．4)，每一觸發(fā)器可以獨(dú)立配置。
全文摘要
一種混合信號應(yīng)用系統(tǒng)建模方法及實(shí)現(xiàn)該方法的單片現(xiàn)場可編程系統(tǒng),可獨(dú)立于有關(guān)硬件使用,以使用戶對于一套完整設(shè)計及其建模實(shí)施擬定要求、模擬、仿真、構(gòu)建。所述功能集成在一單一設(shè)計環(huán)境中,所述方法包括:電路圖捕獲和混合信號模擬,配置的讀寫,作為所述有關(guān)硬件的一部分的數(shù)字模塊及模擬子系統(tǒng)上的任意點(diǎn)的實(shí)時檢查,所述有關(guān)硬件的一些可編程數(shù)字單元內(nèi)數(shù)據(jù)的實(shí)時改變,所述可編程數(shù)字單元的配置和重配置,有關(guān)硬件的相互作用,通用用戶程序的執(zhí)行,帶有微處理器控制的整個電路的配置環(huán)境的存儲,以及使用專用集成電路(ASIC)庫向ASIC傳送數(shù)據(jù)。該系統(tǒng)包括:微處理器(2),至少一個數(shù)字宏單元(3),RAM存儲器(1),若干模擬單元(4)和用于連接所述單元的接口(5,6,7,8)。
文檔編號H01L27/02GK1205801SQ9619931
公開日1999年1月20日 申請日期1996年12月30日 優(yōu)先權(quán)日1996年12月30日
發(fā)明者喬斯·M·英森瑟法爾, 朱利奧·福雷恩里奎斯 申請人:半導(dǎo)體研究及設(shè)計公司