本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別涉及一種硅的深溝槽形成方法和半導(dǎo)體結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體技術(shù)正持續(xù)朝向縮小外觀尺寸的方向發(fā)展，持續(xù)縮小至65納米、45納米甚至更小。伴隨著半導(dǎo)體制造技術(shù)的發(fā)展線寬越來越小，光刻圖形線寬對芯片制造過程中的電性的影響也越來越明顯。

當(dāng)前硅的深溝在往更小更深的方向發(fā)展的過程中,光刻圖形的小線寬可以通過光刻膠的厚度來調(diào)節(jié)，但是如果在減薄光刻膠厚度的基礎(chǔ)上實現(xiàn)了小線寬光刻，后續(xù)刻蝕又會出現(xiàn)光刻膠的厚度無法滿足保護(hù)被刻蝕物體的現(xiàn)象。在滿足刻蝕保護(hù)所需光刻膠厚度的前提下，光刻圖形的線寬卻又無法向更小的尺寸發(fā)展。

技術(shù)實現(xiàn)要素：

本發(fā)明提供了一種硅的深溝槽形成方法和半導(dǎo)體結(jié)構(gòu)，解決以上所述技術(shù)問題。

本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下：一種硅的深溝槽形成方法，包括以下步驟：

步驟1，在半導(dǎo)體硅晶片上沉積硬質(zhì)掩膜層；

步驟2，對所述硬質(zhì)掩膜層的預(yù)設(shè)區(qū)域進(jìn)行刻蝕直到露出所述半導(dǎo)體硅晶片，在所述硬質(zhì)掩膜層中形成至少一個縱切面為倒梯形的圖形；

步驟3，以所述硬質(zhì)掩膜層為掩膜刻蝕所述半導(dǎo)體硅晶片,在所述半導(dǎo)體硅晶片中與所述倒梯形圖形對應(yīng)位置形成深溝槽；

步驟4，去除所述硬質(zhì)掩膜層，直至露出半導(dǎo)體硅晶片的上表面。

本發(fā)明的有益效果是：通過在半導(dǎo)體硅晶片上沉積硬質(zhì)掩膜層，并在硬質(zhì)掩膜層預(yù)設(shè)區(qū)域形成至少一個縱切面為倒梯形的圖形，以所述縱切面為倒梯形圖形的硬質(zhì)掩膜層為掩膜，不僅可以實現(xiàn)光刻圖形的小線寬而且可以有效的保護(hù)被刻蝕的半導(dǎo)體硅晶片，因此可以刻蝕出更小和更深的硅溝槽。

在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)。

進(jìn)一步，步驟1中，所述硬質(zhì)掩膜層為PETEOS薄膜或氮化硅薄膜。

采用上述進(jìn)一步方案的有益效果是：采用PETEOS薄膜或者氮化硅薄膜可以實現(xiàn)小線寬的光刻圖形，而且還具有很好的抗刻蝕能力，可以更好的保護(hù)被刻蝕的半導(dǎo)體硅晶片。

進(jìn)一步，步驟1中，當(dāng)所述硬質(zhì)掩膜層為PETEOS薄膜時，采用等離子體增強(qiáng)化學(xué)氣相沉積方法沉積所述PETEOS薄膜；或者當(dāng)所述硬質(zhì)掩膜層為氮化硅薄膜時，采用低壓化學(xué)氣相沉積方法沉積所述氮化硅薄膜。

采用上述進(jìn)一步方案的有益效果是：等離子體增強(qiáng)化學(xué)氣相沉積方法沉積PETEOS薄膜成本低，薄膜質(zhì)量好，采用低壓化學(xué)氣相沉積方法生長的氮化硅密度高，不易被氫氟酸腐蝕，廣泛應(yīng)用于集成電路芯片工藝的硬質(zhì)掩膜層。

進(jìn)一步，步驟2中,采用干法刻蝕方法在所述硬質(zhì)掩膜層中形成所述至少一個縱切面為倒梯形的圖形。

進(jìn)一步，步驟3中，采用干法刻蝕方法在所述半導(dǎo)體硅晶片中形成所述深溝槽。

采用上述進(jìn)一步方案的有益效果是：干法刻蝕得到的圖形精度高，不會出現(xiàn)濕法腐蝕產(chǎn)生的側(cè)腐蝕，保證了圖形的完整性。

進(jìn)一步，所述倒梯形圖形的底部寬度范圍為35nm～100nm，所述倒梯形圖形頂部寬度范圍為125nm～200nm，所述倒梯形圖形的高度范圍為250nm～350nm。

采用上述進(jìn)一步方案的有益效果是：以上述圖形尺寸的硬質(zhì)掩膜層作為掩膜能得到小且深的溝槽。

進(jìn)一步，所述深溝槽的寬度范圍為70nm～90nm，所述深溝槽的深度范圍

為2000nm～2500nm。

采用上述進(jìn)一步方案的有益效果是：更小和更深的硅溝槽工藝能應(yīng)用于BSI(背照式CMOS傳感器)產(chǎn)品，提高BSI產(chǎn)品光學(xué)隔絕性能。

為了解決本發(fā)明的技術(shù)問題，還提供了一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體硅晶片，以及采用所述硅的深溝槽形成方法在所述半導(dǎo)體硅晶片上形成的深溝槽。

進(jìn)一步，所述溝槽的寬度范圍為70nm～90nm，所述溝槽的深度范圍為2000nm～2500nm。

進(jìn)一步，一種背照式CMOS傳感器，所述傳感器包括所述硅的深溝槽半導(dǎo)體結(jié)構(gòu)。

采用上述進(jìn)一步方案的有益效果是：本發(fā)明的進(jìn)一步技術(shù)方案形成的硅深溝工藝產(chǎn)品主要應(yīng)用于BSI(背照式CMOS傳感器)產(chǎn)品，這種深溝工藝能夠帶來更好的光學(xué)隔絕性能，通過并且過縮小溝槽間隙距離能夠提高單位面積內(nèi)提高像素點的數(shù)目。

附圖說明

圖1為本發(fā)明實施例一種硅的深溝槽形成方法流程示意圖；

圖2為圖1實施例中半導(dǎo)體硅晶片上生長的硬質(zhì)掩膜層的剖面示意圖；

圖3為圖1實施例中半導(dǎo)體硅晶片上形成倒梯形圖形的剖面示意圖；

圖4為圖1實施例中半導(dǎo)體硅晶片形成深溝槽剖面示意圖；

圖5為圖1實施例中半導(dǎo)體硅晶片去除硬質(zhì)掩膜層后剖面示意圖。

附圖中，各標(biāo)號所代表的部件列表如下：

1、半導(dǎo)體硅晶片，2、硬質(zhì)掩膜層,3、倒梯形圖形，4、深溝槽。

具體實施方式

以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。

如圖1所示，本發(fā)明實施例一種硅的深溝槽形成方法流程示意圖，包括以下步驟：

步驟1，在半導(dǎo)體硅晶片上沉積硬質(zhì)掩膜層；

步驟2，對所述硬質(zhì)掩膜層的預(yù)設(shè)區(qū)域進(jìn)行刻蝕直到露出所述半導(dǎo)體硅晶片，在所述硬質(zhì)掩膜層中形成至少一個縱切面為倒梯形的圖形；

步驟3，以所述硬質(zhì)掩膜層為掩膜刻蝕所述半導(dǎo)體硅晶片,在所述半導(dǎo)體硅晶片中與所述縱切面為倒梯形的圖形對應(yīng)位置形成深溝槽；

步驟4，去除所述硬質(zhì)掩膜層，直至露出半導(dǎo)體硅晶片的上表面。

本發(fā)明實施例通過在半導(dǎo)體硅晶片上沉積硬質(zhì)掩膜層，并在硬質(zhì)掩膜層預(yù)設(shè)區(qū)域形成至少一個縱切面為倒梯形的圖形，以所述縱切面為倒梯形圖形的硬質(zhì)掩膜層為掩膜，不僅可以實現(xiàn)光刻圖形的小線寬而且可以有效的保護(hù)被刻蝕的半導(dǎo)體硅晶片，因此可以刻蝕出更小和更深的硅溝槽。

在本發(fā)明一個實施例的步驟1中，所述硬質(zhì)掩膜層2為氮化硅薄膜，具體的，在所述半導(dǎo)體硅晶片1上，以SiH2Cl2(即二氯二氫硅)和NH3(即氨氣)為原料，在LPCVD設(shè)備中生長氮化硅薄膜。優(yōu)選的，在本發(fā)明一個實施例的步驟1中，所述硬質(zhì)掩膜層2為PETEOS(等離子體增強(qiáng)正硅酸乙脂)薄膜，具體的，在所述半導(dǎo)體硅晶片1上，以TEOS(正硅酸乙酯)和氧氣作為原料，采用PECVD(等離子體增強(qiáng)化學(xué)氣相沉積)沉積PETEOS(等離子體增強(qiáng)正硅酸乙脂)薄膜，如圖2所示。之后在硬質(zhì)掩膜層2表面涂覆一層光刻膠，通過對光刻膠的預(yù)設(shè)位置進(jìn)行曝光顯影形成區(qū)域位置沒有光刻膠的光刻圖形。

采用PETEOS薄膜或者氮化硅薄膜作為硬質(zhì)掩膜層不僅可以實現(xiàn)小線寬的光刻圖形，而且還具有很好的抗刻蝕能力。優(yōu)選的，采用PECVD沉積的PETEOS薄膜，PETEOS薄膜生長溫度低，沉積工藝條件簡單，后續(xù)容易去除。

優(yōu)選的，在本發(fā)明的一個實施例中，步驟2中采用干法刻蝕方法，在感應(yīng)耦合等離子體腔體刻蝕沒有光刻膠的區(qū)域形成所述至少一個縱切面為倒梯形的圖形3，如圖3所示。具體的，所述干法刻蝕采用刻蝕氣體為含氟基氣體和氫氣的混合氣體，比如CF4(即四氟化碳)和氫氣、CHF3(即三氟氫碳)和氫氣，采用氟基氣體和氫氣的混合氣體作為刻蝕氣體，對于PETEOS薄膜以及氮化硅薄膜有較快的刻蝕速率。

在一個優(yōu)選的實施例中，所述倒梯形圖形3的底部寬度范圍為35nm～100nm，比如40nm、50nm或者70nm等等，所述倒梯形圖形頂部寬度范圍為125nm～200nm，比如130nm、150nm或者170nm等等，所述倒梯形圖形的高度范圍為250nm～350nm，比如260nm、270nm或者300nm等等。

優(yōu)選的，在本發(fā)明的一個實施例中，步驟3中采用干法刻蝕方法，在感應(yīng)耦合等離子體腔體刻蝕以縱切面為倒梯形圖形3的硬質(zhì)掩膜層2為掩膜的半導(dǎo)體硅晶片,形成具有深溝槽4的半導(dǎo)體硅晶片，如圖4所示。具體的，所述干法刻蝕采用SF6(即六氟化硫)和C4F8(即八氟環(huán)丁烷)的混合氣體作為刻蝕氣體，采用C4F8生成聚合物沉積在硅晶片的深溝槽側(cè)壁表面，進(jìn)而對側(cè)壁進(jìn)行保護(hù)，SF6被激發(fā)為等離子體，等離子體在下電極射頻電源的作用下，對硅晶片進(jìn)行轟擊刻蝕。

優(yōu)選的，在本發(fā)明的一個實施例中，所述深溝槽4的寬度范圍為70nm～90nm，比如40nm、50nm或者70nm等等，所述深溝槽的深度范圍為2000nm～2500nm，比如2200nm、2300nm或者2400nm等等，更小和更深的硅溝槽工藝能應(yīng)用于BSI(背照式CMOS傳感器)產(chǎn)品，這種深溝工藝能夠帶來更好的光學(xué)隔絕性能，通過并且過縮小溝槽間隙距離能夠提高單位面積內(nèi)提高像素點的數(shù)目。

在本發(fā)明的一個實施例中，步驟4中去除所述硬質(zhì)掩膜層，直至露出半導(dǎo)體硅晶片的上表面，形成具有深溝槽4的硅晶片，如圖5所示。優(yōu)選的，采用PETEOS薄膜作為硬質(zhì)掩膜層，采用含氫氟酸濕法化學(xué)藥液去除所述硬質(zhì)掩膜層，所述含氫氟酸濕法化學(xué)藥液，如BOE(即氫氟酸與氟化銨的混合液)或氫氟酸。進(jìn)一步，采用氮化硅薄膜作為硬質(zhì)掩膜時，通過采用熱磷酸作為濕法腐蝕化學(xué)藥液去除所述硬質(zhì)掩膜層。

本發(fā)明的實施例還提供了一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體硅晶片，以及采用所述硅的深溝槽形成方法在所述半導(dǎo)體硅晶片上形成的深溝槽4。本實施例中，所述半導(dǎo)體硅晶片具有小且深溝槽，所述深溝槽的寬度范圍70nm～90nm，比如40nm、50nm或者70nm等等，所述深溝槽的深度范圍為2000nm～2500nm，比如2200nm、2300nm或者2400nm等等。

本發(fā)明形成的硅深溝工藝產(chǎn)品主要應(yīng)用于BSI(背照式CMOS傳感器)產(chǎn)品，這種深溝工藝能夠帶來更好的光學(xué)隔絕性能，通過并且過縮小溝槽間隙距離能夠提高單位面積內(nèi)提高像素點的數(shù)目。

以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。