本揭露涉及一種間隔件結(jié)構(gòu)以及一種其的成形加工方法。

背景技術(shù)：

間隔件形成于金屬-氧化物-半導(dǎo)體場(chǎng)效晶體管(metal-oxide-semiconductorfieldeffecttransistor，mosfet)裝置的柵電極旁邊的介電結(jié)構(gòu)。除了保護(hù)柵電極，間隔件也用以允許源極/漏極區(qū)和/或輕摻雜漏極(lightlydopeddrain，ldd)的形成。

在mosfet裝置中，漏電流必須減少以節(jié)省功率消耗。mosfet裝置中的漏電源為柵極誘導(dǎo)的漏極漏電(gate-induceddrainleakage，gidl)，其由在與柵電極重疊的漏極區(qū)表面的缺陷輔助能帶間穿隧所造成。gidl對(duì)許多因子敏感，例如柵介電體厚度、漏極區(qū)的摻雜物濃度、所施加?xùn)艠O電壓，以及間隔件寬度。除了gidl之外，熱載體也對(duì)間隔件寬度敏感。隨著集成電路的復(fù)雜性與應(yīng)用增加，對(duì)于抑制漏電流以及不同mosfet裝置間的熱載體有更多的挑戰(zhàn)。

技術(shù)實(shí)現(xiàn)要素：

在一種示范性方面中，提供了一種用于制造間隔件結(jié)構(gòu)的方法。所述方法包括下列操作。接收襯底。形成第一導(dǎo)電結(jié)構(gòu)以及第二導(dǎo)電結(jié)構(gòu)于所述襯底上方。形成第一圖案化介電層，以覆蓋所述第一導(dǎo)電結(jié)構(gòu)以及暴露出所述第二導(dǎo)電結(jié)構(gòu)。形成第二介電層，以覆蓋所述第一圖案化介電層以及所述第二導(dǎo)電結(jié)構(gòu)的上表面及側(cè)壁。去除放置于所述第一導(dǎo)電結(jié)構(gòu)的上表面以及所述第二導(dǎo)電結(jié)構(gòu)的所述上表面上方的所述第二介電層。放置于所述第一導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第一圖案化介電層以及所述第二介電層形成第一間隔件結(jié)構(gòu)，以及放置于所述第二導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第二介電層系形成第二間隔件結(jié)構(gòu)。所述第一間隔件結(jié)構(gòu)在寬度上大于所述第二間隔件結(jié)構(gòu)。

在另一示范性方面中，提供了一種用于制造間隔件結(jié)構(gòu)的方法。所述方法包括下列操作。提供襯底。放置第一柵極結(jié)構(gòu)以及第二柵極結(jié)構(gòu)于所述襯底上方。形成第一介電層，以覆蓋所述第一柵極結(jié)構(gòu)以及所述第二柵極結(jié)構(gòu)。形成屏蔽層，以阻擋在所述第一柵極結(jié)構(gòu)上方的所述第一介電層以及暴露出于所述第二柵極結(jié)構(gòu)上方的所述第一介電層。蝕刻所述屏蔽層所暴露的所述第一介電層，以暴露出所述第二柵極結(jié)構(gòu)。去除所述屏蔽層。形成第二介電層，以覆蓋在所述第一柵極結(jié)構(gòu)上方的所述第一介電層以及所述第二柵極結(jié)構(gòu)。在沒(méi)有屏蔽層下，蝕刻在所述第一柵極結(jié)構(gòu)的上表面以及所述第二柵極結(jié)構(gòu)的上表面上方的所述第二介電層。

在又另一方面中，提供了一種間隔件結(jié)構(gòu)。所述間隔件結(jié)構(gòu)包括襯底、第一導(dǎo)電結(jié)構(gòu)、第一間隔件結(jié)構(gòu)、第二導(dǎo)電結(jié)構(gòu)、以及第二間隔件結(jié)構(gòu)。所述第一導(dǎo)電結(jié)構(gòu)放置于所述襯底上方。所述第一間隔件結(jié)構(gòu)放置于所述第一導(dǎo)電結(jié)構(gòu)的側(cè)壁上。所述第二導(dǎo)電結(jié)構(gòu)放置于所述襯底上方。所述第二間隔件結(jié)構(gòu)放置于所述第二導(dǎo)電結(jié)構(gòu)的側(cè)壁上。所述第一間隔件結(jié)構(gòu)包含比所述第二間隔件結(jié)構(gòu)還多的介電層堆疊在側(cè)向方向上，以及所述第一間隔件結(jié)構(gòu)在寬度上大于所述第二間隔件結(jié)構(gòu)。

附圖說(shuō)明

本揭露的方面將在與隨附圖式一同閱讀下列詳細(xì)說(shuō)明下被最優(yōu)選地理解。請(qǐng)注意為根據(jù)業(yè)界標(biāo)準(zhǔn)作法，各種結(jié)構(gòu)未依比例繪制。事實(shí)上，為了使討論內(nèi)容清楚，各種結(jié)構(gòu)的尺寸可刻意放大或縮小。

圖1是根據(jù)本揭露的一些實(shí)施例繪示用于制造間隔件結(jié)構(gòu)的方法的流程圖。

圖2a、2b、2c、2d、2e以及2f是根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。

圖3是根據(jù)本揭露的一些替代實(shí)施例制造間隔件結(jié)構(gòu)的剖面圖。

圖4a、4b、4c、4d、4e以及4f是根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。

圖5a、5b、5c、5d以及5e是根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。

具體實(shí)施方式

下列揭露提供許多用于實(shí)施所提供目標(biāo)的不同特征的不同實(shí)施例、或?qū)嵗榱撕?jiǎn)化本揭露，在下文描述組件及配置的具體實(shí)例。當(dāng)然這些僅為實(shí)例而非意圖為限制性。例如，在下面說(shuō)明中，形成第一特征于第二特征上方或上可包括其中所述第一及第二特征經(jīng)形成為直接接觸的實(shí)施例，以及也可包括其中額外特征可形成在所述第一與第二特征之間而使得所述第一及第二特征不可直接接觸的實(shí)施例。此外，本揭露可重復(fù)參考編號(hào)和/或字母于各種實(shí)例中。此重復(fù)是為了簡(jiǎn)單與清楚的目的且其本身并不決定所討論的各種實(shí)施例和/或構(gòu)形之間的關(guān)系。

再者，空間相關(guān)詞匯，例如“在...之下(beneath)”、“下面(below)”、“下(lower)”、“上面(above)”、“上(upper)”、“在...上(on)”和類(lèi)似詞匯，可能是為了使說(shuō)明書(shū)便于描述如圖式繪示的一個(gè)組件或特征與另一個(gè)(或多個(gè))組件或特征的相對(duì)關(guān)系而使用于本文中。除了圖式中所畫(huà)的方位外，這些空間相對(duì)詞匯也意圖用來(lái)涵蓋裝置在使用中或操作時(shí)的不同方位。所述設(shè)備可以其它方式定向(旋轉(zhuǎn)90度或于其它方位)，據(jù)此在本文中所使用的這些空間相關(guān)說(shuō)明符可以類(lèi)似方式加以解釋。

如本文中所使用者，詞匯例如“第一”、“第二”以及“第三”系描述各種組件、組件、區(qū)、層和/或區(qū)段，但這些組件、組件、區(qū)、層和/或區(qū)段應(yīng)不限于這些詞匯。這些詞匯可僅用于將一個(gè)組件、組件、區(qū)、層或區(qū)段與另一個(gè)組件、組件、區(qū)、層或區(qū)段區(qū)別。除非內(nèi)文中明確指出，否則當(dāng)于本文中使用詞匯例如“第一”、“第二”以及“第三”時(shí)，不意味順序或次序。

在本揭露中，具有不同間隔件寬度的間隔件結(jié)構(gòu)是通過(guò)堆疊不同數(shù)目的介電層而成形加工。所述間隔件結(jié)構(gòu)的一者是從在一側(cè)向方向上較多的介電層形成，而所述間隔件結(jié)構(gòu)的另一者是從較少介電層形成。在一些實(shí)施例中，所述間隔件結(jié)構(gòu)的一者是通過(guò)在一側(cè)向方向上堆疊兩個(gè)介電層形成，而所述間隔件結(jié)構(gòu)的另一者是從一個(gè)介電層形成。本揭露的間隔件結(jié)構(gòu)是從對(duì)齊、較不復(fù)雜且可與標(biāo)準(zhǔn)集成電路成形加工兼容。所述具有不同寬度的間隔件結(jié)構(gòu)系用來(lái)作為裝置的側(cè)間隔件以滿(mǎn)足在不同應(yīng)用中的多元需求或規(guī)格。

圖1是根據(jù)本揭露的一些實(shí)施例繪示一種用于制造間隔件結(jié)構(gòu)的方法的流程圖。方法100開(kāi)始于操作110，在其中接收襯底。然后，方法100接著為操作120，在其中形成第一導(dǎo)電結(jié)構(gòu)以及第二導(dǎo)電結(jié)構(gòu)于所述襯底上方。接下來(lái)，方法100接著為操作130，在其中形成第一圖案化介電層覆蓋所述第一導(dǎo)電結(jié)構(gòu)以及暴露出所述第二導(dǎo)電結(jié)構(gòu)。方法100繼續(xù)為操作140，在其中形成第二電介質(zhì)覆蓋所述第一圖案化介電層以及所述第二導(dǎo)電結(jié)構(gòu)的上表面及側(cè)壁。之后，方法100接著為操作150，在其中去除放置于所述第一導(dǎo)電結(jié)構(gòu)的上表面以及所述第二導(dǎo)電結(jié)構(gòu)的所述上表面上方的所述第二介電層。放置于所述第一導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第一圖案化介電層以及所述第二介電層系形成第一間隔件結(jié)構(gòu)。此外，放置于所述第二導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第二介電層系形成第二間隔件結(jié)構(gòu)。再者，所述第一間隔件結(jié)構(gòu)在寬度上大于所述第二間隔件結(jié)構(gòu)。

方法100僅為實(shí)例，且不意圖限制本揭露超出申請(qǐng)專(zhuān)利范圍所明確記載的內(nèi)容。額外操作可在方法100的前、期間或之后提供，且為了所述方法的額外實(shí)施例可將所述的一些操作置換、排除、或搬動(dòng)。

圖2a、2b、2c、2d、2e以及2f是根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。如圖2a中所繪示以及圖1中的操作110，方法100開(kāi)始于操作110，在其中接收襯底10。襯底10包括晶片，所述晶片為待在其上方形成裝置例如半導(dǎo)體裝置或其它裝置的晶片。在一些實(shí)施例中，襯底10包括半導(dǎo)體襯底，例如主體半導(dǎo)體襯底。所述主體半導(dǎo)體襯底包括元素半導(dǎo)體，例如硅或鍺；化合物半導(dǎo)體，例如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、或砷化銦；或其組合。在一些實(shí)施例中，襯底10包括多層半導(dǎo)體，例如絕緣體上硅(silicon-on-insulator，soi)襯底，其包括底部半導(dǎo)體層、埋藏氧化物層(buriedoxidelayer，box)以及頂部半導(dǎo)體層。

如圖2a中所繪示及圖1中的操作120，方法100接著為操作120，在其中形成第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24于襯底10上方。在一些實(shí)施例中，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24為晶體管裝置的柵極結(jié)構(gòu)，例如mosfet裝置的柵極結(jié)構(gòu)；或內(nèi)存單元的柵極結(jié)構(gòu)，例如靜態(tài)隨機(jī)存取內(nèi)存(staticrandomaccessmemory，sram))單元的柵極結(jié)構(gòu)或多次性可編程(multi-timeprogrammable，mtp)單元的柵極結(jié)構(gòu)。第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24可稱(chēng)作第一柵極結(jié)構(gòu)以及第二柵極結(jié)構(gòu)。

在一些實(shí)施例中，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24是由半導(dǎo)體材料例如經(jīng)摻雜多晶硅所形成。在一些其它實(shí)施例中，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24的材料可以是金屬、合金或任何其它合適的導(dǎo)電材料。第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)。第一導(dǎo)電結(jié)構(gòu)12以及第二導(dǎo)電結(jié)構(gòu)14在大小上，例如在寬度上、在長(zhǎng)度上和/或在高度上可以是相等或不同。在一些實(shí)施例中，柵極介電層12可形成于第一導(dǎo)電結(jié)構(gòu)22與襯底10之間以及于第二導(dǎo)電結(jié)構(gòu)24與襯底10之間。柵極介電層12可包括介電材料例如氧化硅或任何其它具有合適介電常數(shù)的合適介電材料。再者，柵極介電層12可隨同第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24被圖案化。在一些實(shí)施例中，帽蓋層(未顯示)例如保護(hù)層和/或自對(duì)齊硅化物層形成于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方。

如圖1中的操作130所繪示，方法100接著為操作130，在其中形成第一圖案化介電層覆蓋所述第一導(dǎo)電結(jié)構(gòu)以及暴露出所述第二導(dǎo)電結(jié)構(gòu)。在一些實(shí)施例中，如下形成第一圖案化介電層。如圖2b中所繪示，形成介電層30，其覆蓋第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及側(cè)壁24s。在一些實(shí)施例中，介電層30通過(guò)沉積例如但不限于化學(xué)氣相沉積(chemicalvapordeposition，cvd)形成。在一些實(shí)施例中，介電層30為單層結(jié)構(gòu)，其可由介電材料例如氧化硅、氮化硅或其它合適的介電或絕緣材料所形成。在一些實(shí)施例中，介電層30為多層結(jié)構(gòu)，其包括多個(gè)介電膜。例如，多層介電層包括氧化硅-氮化硅(siliconoxide-siliconnitride，on)介電層、氧化硅-氮化硅-氧化硅(siliconoxide-siliconnitride-siliconoxide，ono)介電層、或任何其它合適的介電膜堆疊。在一些實(shí)施例中，介電層30為襯墊介電層，其可與第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及側(cè)壁24s是大體上共形，但不限于此。介電層30的厚度可基于所欲間隔件寬度的要求修改。

如圖2c中所繪示，放置于上表面22u上方的介電層30以及放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的介電層30被屏蔽層14，如光阻層或硬屏蔽層阻擋。

如圖2d中所繪示，屏蔽層14所暴露的介電層30被去除，得到第一圖案化介電層32。在一些實(shí)施例中，介電層30是通過(guò)蝕刻例如干式蝕刻和/或濕式蝕刻去除。然后，去除屏蔽層14。

如圖2e中所繪示及圖1中的操作140，方法100接著為操作140，在其中形成第二介電層34覆蓋第一圖案化介電層32以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及側(cè)壁24s。在一些實(shí)施例中，第二介電層34是通過(guò)沉積例如但不限于cvd形成。在一些實(shí)施例中，第二介電層34的材料不同于介電層30。舉例來(lái)說(shuō)，第二介電層34由氮化硅所形成。在一些其它實(shí)施例中，第二介電層34的材料可包括氧化硅或任何其它合適的介電材料。

如圖2f中所繪示及圖1中的操作150，方法100繼續(xù)為操作150，在其中去除放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34。由于靠近第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s的第二介電層34的厚度大于靠近第一導(dǎo)電結(jié)構(gòu)22的上表面22u、第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及襯底10的表面的第二介電層34的厚度，第二介電層34可通過(guò)蝕刻圖案化而不需屏蔽層。在一些實(shí)施例中，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34是通過(guò)非等向性蝕刻例如干式蝕刻去除。因此，在第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上以及在第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上留下的第二介電層34具有大體上弧形結(jié)構(gòu)(也稱(chēng)作d形結(jié)構(gòu))。蝕刻第二介電層34之后，第二介電層34所暴露的第一圖案化介電層32是通過(guò)干式蝕刻或濕式蝕刻去除，得到l形結(jié)構(gòu)。

據(jù)此，在側(cè)向方向l(如由雙箭頭所指出)上堆疊且放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的第一圖案化介電層32以及第二介電層34形成第一間隔件結(jié)構(gòu)36。再者，放置于第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上的第二介電層34形成第二間隔件結(jié)構(gòu)38。第一間隔件結(jié)構(gòu)36在寬度上大于第二間隔件結(jié)構(gòu)38。具體地，在側(cè)向方向l上，第一間隔件結(jié)構(gòu)36的寬度w1大于第二間隔件結(jié)構(gòu)24的寬度w2。在一些實(shí)施例中，放置于第一導(dǎo)電結(jié)構(gòu)22的兩個(gè)相對(duì)側(cè)上的所述第一間隔件結(jié)構(gòu)36在寬度上相等。放置于第二導(dǎo)電結(jié)構(gòu)24的兩個(gè)相對(duì)側(cè)上的所述第二間隔件結(jié)構(gòu)38在寬度上相等。

具有較寬間隔件寬度w1的第一導(dǎo)電結(jié)構(gòu)22以及具有較窄間隔件寬度w2的第二導(dǎo)電結(jié)構(gòu)24形成于相同集成電路中，且可被施加至具有不同要求、規(guī)格和/或功能性的不同裝置。例如，具有較寬間隔件寬度w1的第一導(dǎo)電結(jié)構(gòu)22以及具有較窄間隔件寬度w2的第二導(dǎo)電結(jié)構(gòu)24可分別用來(lái)作為高壓mosfet裝置的柵極結(jié)構(gòu)以及低壓mosfet裝置的柵極結(jié)構(gòu)、具有較大尺寸的sram或mtp單元的柵極結(jié)構(gòu)以及具有較小尺寸的sram或mtp單元的柵極結(jié)構(gòu)、或具有不同要求、規(guī)格和/或功能性的不同裝置。在一些實(shí)施例中，具有較寬間隔件寬度w1的第一導(dǎo)電結(jié)構(gòu)22施加至具有較大間距的相鄰柵極結(jié)構(gòu)，而具有較窄間隔件寬度w2的第二導(dǎo)電結(jié)構(gòu)24施加至具有較小間距的相鄰柵極結(jié)構(gòu)。

本揭露的結(jié)構(gòu)及制造方法不限于上述實(shí)施例，且可具有其它不同實(shí)施例。為簡(jiǎn)化說(shuō)明以及方便本揭露實(shí)施例的各者間的比較，在下列實(shí)施例的各者中的完全相同組件以完全相同編號(hào)標(biāo)出。為了使得更容易地比較實(shí)施例之間的差異，下列說(shuō)明將詳述不同實(shí)施例間的不相似處且完全相同特征將不贅述。

圖3是根據(jù)本揭露的一些替代實(shí)施例制造間隔件結(jié)構(gòu)的剖面圖。在這些替代實(shí)施例中，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34是通過(guò)等向性蝕刻例如濕式蝕刻去除。因此，在第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上留下的第二介電層34具有如圖3中所繪示的大體上l形結(jié)構(gòu)。

據(jù)此，在側(cè)向方向l上堆疊且放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的第一圖案化介電層32以及第二介電層34都是l形結(jié)構(gòu)且形成第一間隔件結(jié)構(gòu)36。放置于第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上的第二介電層34是l形結(jié)構(gòu)且形成第二間隔件結(jié)構(gòu)38。類(lèi)似地，第一間隔件結(jié)構(gòu)36的寬度w1大于第二間隔件結(jié)構(gòu)24的寬度w2。

圖4a、4b、4c、4d、4e以及4f是根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。如圖4a中所繪示，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24形成于襯底10上方。如圖4b中所繪示，形成介電層30，覆蓋第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及側(cè)壁24s。

如圖4c中所繪示，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的介電層30被去除，而至少一些放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上的介電層30被保留。在一些實(shí)施例中，由于靠近第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s的介電層30的厚度大于靠近第一導(dǎo)電結(jié)構(gòu)22的上表面22u、第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及襯底10的表面的介電層30的厚度，介電層30可通過(guò)蝕刻去除而不需一屏蔽層。舉例來(lái)說(shuō)，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的介電層30是通過(guò)非等向性蝕刻例如干式蝕刻去除，以及在第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上以及于第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上留下的介電層30具有大體上弧形結(jié)構(gòu)。

如圖4d中所繪示，第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的介電層30被屏蔽層14，如光阻層或硬屏蔽層阻擋，而第二導(dǎo)電結(jié)構(gòu)24被暴露。之后，屏蔽層14所暴露的介電層30被去除，得到第一圖案化介電層32，其覆蓋第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s且曝露出第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s。然后，去除屏蔽層14。

如圖4e中所繪示，形成第二介電層34，覆蓋第一圖案化介電層32以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及側(cè)壁24s。

如圖4f中所繪示，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34被去除。由于靠近第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s的第二介電層34的厚度大于靠近第一導(dǎo)電結(jié)構(gòu)22的上表面22u、第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及襯底10的表面的第二介電層34的厚度，第二介電層34可通過(guò)蝕刻去除而不需屏蔽層。舉例來(lái)說(shuō)，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34是通過(guò)非等向性蝕刻例如干式蝕刻去除，以及在第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上以及在第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上留下的第二介電層34具有大體上弧形結(jié)構(gòu)。

據(jù)此，在側(cè)向方向l上堆疊且放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的第一圖案化介電層32以及第二介電層34形成第一間隔件結(jié)構(gòu)36。再者，放置于第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上的第二介電層34形成第二間隔件結(jié)構(gòu)38。第一間隔件結(jié)構(gòu)36的寬度w1大于第二間隔件結(jié)構(gòu)24的寬度w2。

圖5a、5b、5c、5d以及5e根據(jù)本揭露的一些實(shí)施例在制造間隔件結(jié)構(gòu)的各種操作的一者的剖面圖。如圖5a中所繪示，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24形成于襯底10上方。在一些實(shí)施例中，帽蓋層26例如保護(hù)層和/或自對(duì)齊硅化物層形成于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方。

如圖5b中所繪示，局部形成介電層30，覆蓋第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s。在一些實(shí)施例中，第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24由多晶硅所形成，且因此可通過(guò)氧化局部形成介電層30，覆蓋第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s。

如圖5c中所繪示，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u上方的帽蓋層26以及放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的介電層30由屏蔽層14阻擋。然后，屏蔽層14所暴露的介電層30被去除，得到第一圖案化介電層32。屏蔽層14所暴露的介電層30可通過(guò)非等向性蝕刻或等向性蝕刻而蝕刻。在一些實(shí)施例中，放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上方的圖案化介電層30具有大體上i形結(jié)構(gòu)。之后，去除屏蔽層14。

如圖5d中所繪示，形成第二介電層34，覆蓋第一圖案化介電層32、第一導(dǎo)電結(jié)構(gòu)22以及第二導(dǎo)電結(jié)構(gòu)24。

如圖5e中所繪示，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34被去除。由于靠近第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s以及第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s的第二介電層34的厚度大于靠近第一導(dǎo)電結(jié)構(gòu)22的上表面22u、第二導(dǎo)電結(jié)構(gòu)24的上表面24u以及襯底10的表面的第二介電層34的厚度，第二介電層34可藉由蝕刻去除而不需屏蔽層。舉例來(lái)說(shuō)，放置于第一導(dǎo)電結(jié)構(gòu)22的上表面22u以及第二導(dǎo)電結(jié)構(gòu)24的上表面24u上方的第二介電層34是通過(guò)非等向性蝕刻例如干式蝕刻去除。因此，在第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上以及在第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上留下的第二介電層34具有大體上弧形結(jié)構(gòu)。

據(jù)此，在側(cè)向方向l上堆疊且放置于第一導(dǎo)電結(jié)構(gòu)22的側(cè)壁22s上的第一圖案化介電層32以及第二介電層34形成第一間隔件結(jié)構(gòu)36。再者，放置于第二導(dǎo)電結(jié)構(gòu)24的側(cè)壁24s上的第二介電層34形成第二間隔件結(jié)構(gòu)38。第一間隔件結(jié)構(gòu)36的寬度w1大于第二間隔件結(jié)構(gòu)24的寬度w2。

在本揭露中，具有兩個(gè)不同間隔件寬度的間隔件結(jié)構(gòu)可以以一個(gè)圖案化操作成形加工。類(lèi)似地，具有三或更多個(gè)間隔件寬度的間隔件結(jié)系可以以二或更多個(gè)圖案化操作成形加工。例如，本揭露的間隔件結(jié)構(gòu)可包括第一間隔件結(jié)構(gòu)，自一個(gè)介電層形成且具有第一寬度；第二間隔件結(jié)構(gòu)，自?xún)蓚€(gè)介電層形成且具有第二寬度；以及第三間隔件結(jié)構(gòu)，自三個(gè)介電層形成且具有第三寬度。具有三個(gè)不同間隔件寬度的間隔件結(jié)構(gòu)可以以?xún)蓚€(gè)圖案化操作成形加工，且因此減少制造成本。

在本揭露中，第一間隔件結(jié)構(gòu)包含比第二間隔件結(jié)構(gòu)還多的介電層堆疊在側(cè)向方向上。在一些實(shí)施例中，第一間隔件結(jié)構(gòu)包含第一介電層以及第二介電層堆疊在側(cè)向方向上，以及第二間隔件結(jié)構(gòu)包含所述第二介電層。也就是說(shuō)，一些介電層被第一間隔件結(jié)構(gòu)以及第二間隔件結(jié)構(gòu)二者所共享，而一些介電層對(duì)第一間隔件結(jié)構(gòu)以及第二間隔件結(jié)構(gòu)而言不是共同的。本揭露的間隔件結(jié)構(gòu)自對(duì)齊、較不復(fù)雜且可與標(biāo)準(zhǔn)集成電路成形加工兼容。具有不同間隔件寬度的間隔件結(jié)構(gòu)用來(lái)作為具不同施加電壓的不同半導(dǎo)體裝置(例如低電壓mosfet裝置以及高電壓mosfet裝置)的側(cè)壁間隔件。替代地，具有不同間隔件寬度的間隔件結(jié)構(gòu)也可施加至不同裝置，例如互補(bǔ)式金屬氧化物半導(dǎo)體(complementarymetal-oxide-semiconductor，cmos)裝置的p型金屬氧化物半導(dǎo)體(p-typemetal-oxide-semiconductor，pmos)裝置以及n型金屬氧化物半導(dǎo)體(n-typemetal-oxide-semiconductor，nmos)裝置、要求多電壓域(multiplevoltagedomain，vdd)應(yīng)用的裝置、具不同尺寸的內(nèi)存裝置、或具有不同規(guī)格和/或功能性的其它裝置。

具有不同間隔件寬度的間隔件結(jié)構(gòu)也能夠分別地優(yōu)化不同裝置的問(wèn)題或特性。例如，可個(gè)別地修改不同裝置中的熱載體問(wèn)題以及漏電流例如柵極誘導(dǎo)的漏極漏電(gidl)。具有不同間隔件寬度的間隔件結(jié)構(gòu)使得更容易將不同裝置整合到一個(gè)芯片中而不需抵損性能，且因此可減少制造成本。

在一種示范性方面中，提供了一種用于制造間隔件結(jié)構(gòu)的方法。所述方法包括下列操作。接收襯底。形成第一導(dǎo)電結(jié)構(gòu)以及第二導(dǎo)電結(jié)構(gòu)于所述襯底上方。形成第一圖案化介電層，以覆蓋所述第一導(dǎo)電結(jié)構(gòu)以及暴露出所述第二導(dǎo)電結(jié)構(gòu)。形成第二介電層，以覆蓋所述第一圖案化介電層以及所述第二導(dǎo)電結(jié)構(gòu)的上表面及側(cè)壁。去除放置于所述第一導(dǎo)電結(jié)構(gòu)的上表面以及所述第二導(dǎo)電結(jié)構(gòu)的所述上表面上方的所述第二介電層。放置于所述第一導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第一圖案化介電層以及所述第二介電層系形成第一間隔件結(jié)構(gòu)，以及放置于所述第二導(dǎo)電結(jié)構(gòu)的所述側(cè)壁上的所述第二介電層系形成第二間隔件結(jié)構(gòu)。所述第一間隔件結(jié)構(gòu)在寬度上大于所述第二間隔件結(jié)構(gòu)。

在另一種示范性方面中，提供了一種用于制造間隔件結(jié)構(gòu)的方法。所述方法包括下列操作。提供襯底。放置第一柵極結(jié)構(gòu)以及第二柵極結(jié)構(gòu)于所述襯底上方。形成第一介電層，以覆蓋所述第一柵極結(jié)構(gòu)以及所述第二柵極結(jié)構(gòu)。形成屏蔽層，以阻擋于所述第一柵極結(jié)構(gòu)上方的所述第一介電層以及暴露出于所述第二柵極結(jié)構(gòu)上方的所述第一介電層。蝕刻所述屏蔽層所暴露的所述第一介電層，以暴露出所述第二柵極結(jié)構(gòu)。去除所述屏蔽層。形成第二介電層，以覆蓋于所述第一柵極結(jié)構(gòu)上方的所述第一介電層以及所述第二柵極結(jié)構(gòu)。在沒(méi)有屏蔽層下，蝕刻于所述第一柵極結(jié)構(gòu)的一上表面以及所述第二柵極結(jié)構(gòu)的上表面上方的所述第二介電層。

在又另一方面中，提供了一種間隔件結(jié)構(gòu)。所述間隔件結(jié)構(gòu)包括襯底、第一導(dǎo)電結(jié)構(gòu)、第一間隔件結(jié)構(gòu)、第二導(dǎo)電結(jié)構(gòu)、以及第二間隔件結(jié)構(gòu)。所述第一導(dǎo)電結(jié)構(gòu)放置于所述襯底上方。所述第一間隔件結(jié)構(gòu)放置于所述第一導(dǎo)電結(jié)構(gòu)的側(cè)壁上。所述第二導(dǎo)電結(jié)構(gòu)放置于所述襯底上方。所述第二間隔件結(jié)構(gòu)放置于所述第二導(dǎo)電結(jié)構(gòu)的側(cè)壁上。所述第一間隔件結(jié)構(gòu)包含比所述第二間隔件結(jié)構(gòu)還多的介電層堆疊在側(cè)向方向上，以及所述第一間隔件結(jié)構(gòu)在寬度上大于所述第二間隔件結(jié)構(gòu)。

前面列述了數(shù)個(gè)實(shí)施例的結(jié)構(gòu)以便所屬領(lǐng)域的一般技術(shù)人員可更優(yōu)選地理解本揭露的方面。所屬領(lǐng)域的一般技術(shù)人員應(yīng)了解他們可輕易地使用本揭露作為用以設(shè)計(jì)或修改其它工藝及結(jié)構(gòu)的基礎(chǔ)以實(shí)現(xiàn)本文中所介紹實(shí)施例的相同目的和/或達(dá)成本文中所介紹實(shí)施例的相同優(yōu)點(diǎn)。所屬領(lǐng)域的一般技術(shù)人員也應(yīng)體認(rèn)到這些均等構(gòu)造不會(huì)脫離本揭露的精神及范圍，以及他們可在不脫離本揭露的精神及范圍下做出各種改變、取代或替代。

符號(hào)說(shuō)明

10襯底

12柵極介電層/第一導(dǎo)電結(jié)構(gòu)

14屏蔽層/第二導(dǎo)電結(jié)構(gòu)

22第一導(dǎo)電結(jié)構(gòu)

24第二導(dǎo)電結(jié)構(gòu)/第二間隔件結(jié)構(gòu)

22u上表面

24u上表面

22s側(cè)壁

24s側(cè)壁

26帽蓋層

30介電層/圖案化介電層

32第一圖案化介電層

34第二介電層

36第一間隔件結(jié)構(gòu)

38第二間隔件結(jié)構(gòu)

100方法

110操作

120操作

130操作

140操作

150操作

l側(cè)向方向

w1、w2寬度