本公開涉及具有外延成長結(jié)構的半導體結(jié)構的制造方法。

背景技術：

半導體裝置用于各種電子應用中，例如個人電腦、手機、數(shù)碼相機和其他電子設備。一般而言，通過在半導體基底上方依序地沉積絕緣或介電層、導電層和半導體層的各種材料，以及使用微影技術將各種材料層圖案化，在半導體基底上形成電路組件和元件來制造半導體裝置。

在半導體結(jié)構中增加效能的一個重要的驅(qū)動力是較高程度的電路集成，這可通過在指定的芯片上將元件尺寸最小化或縮減來達成。當元件尺寸縮減時，容許誤差(tolerance)在制造過程中扮演越來越重要的作用。

然而，盡管現(xiàn)有的半導體制造工藝對于它們預期的目的通常已經(jīng)足夠，但是隨著元件尺寸持續(xù)地按比例縮減，現(xiàn)有的半導體制造工藝并不是在所有方面都是令人滿意的。

技術實現(xiàn)要素：

根據(jù)本公開的一些實施例，提供半導體結(jié)構的制造方法，此方法包含形成硬掩模結(jié)構在基底上，通過硬掩模結(jié)構的開口蝕刻基底以形成溝槽，移除硬掩模結(jié)構的一部分以擴大開口，以及在溝槽和開口中形成外延成長結(jié)構。

根據(jù)本公開的另一些實施例，提供半導體結(jié)構的制造方法，此方法包含形成具有開口的硬掩模結(jié)構在基底上，其中基底由第一半導體材料制成；通過硬掩模結(jié)構的開口蝕刻基底，以形成溝槽在基底中；蝕刻硬掩模結(jié)構的一部分，以暴露出基底頂面的一部分；以及在溝槽中成長第二半導體材料，以形成外延成長結(jié)構，其中外延成長結(jié)構包含形成在基底頂面的暴露出來的部分上方的延伸部。

根據(jù)本公開的又另一些實施例，提供半導體結(jié)構的制造方法，此方法包含形成具有開口的硬掩模結(jié)構在基底上；通過實施第一蝕刻工藝，通過硬掩模結(jié)構的開口，在基底中形成溝槽；通過實施第二蝕刻工藝，移除硬掩模結(jié)構的一部分以擴大開口；以及在溝槽和開口中形成sige結(jié)構。

附圖說明

為了讓本公開的各個觀點能更明顯易懂，以下配合所附附圖作詳細說明。應該注意，根據(jù)工業(yè)中的標準范例，各個部件未必按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1a-1至圖1e-1、圖1f、圖1g、圖1h以及圖1i-1是根據(jù)一些實施例所繪示的形成半導體結(jié)構的各個階段的透視圖。

圖1a-2至圖1e-2是根據(jù)一些實施例，沿著圖1a-1至圖1e-1中的線a-a’所繪示的形成半導體結(jié)構的各個階段的剖面示意圖。

圖1i-2是根據(jù)一些實施例，沿著圖1i-1中的線b-b’所繪示的半導體結(jié)構的剖面示意圖。

圖2a-1至圖2c-1是根據(jù)一些實施例所繪示的形成半導體結(jié)構的各個階段的透視圖。

圖2a-2至圖2c-2是根據(jù)一些實施例，沿著圖2a-1至圖2c-1中的線c-c’所繪示的形成半導體結(jié)構的各個階段的剖面示意圖。

圖3a至圖3i是根據(jù)一些實施例所繪示的半導體結(jié)構的剖面示意圖。

圖4a和圖4b是根據(jù)一些實施例所繪示的半導體結(jié)構的上視圖。

附圖標記說明：

100a、200、300c、300d、300e、300f、300g、300h、300i、300j、300k、300l、300m～半導體結(jié)構；

102～基底；

104～硬掩模結(jié)構；

104a’、104b’、104c’、104d’、104e’、104f’、104g’、104h’、104i’、104j’、104k’、104l’、104m’～縮小的硬掩模結(jié)構；

106～開口；

106a’、106b’、106c’、106d’、106e’、106f’、106g’、106h’、106i’、106j’、106k’、106l’、106m’～擴大的開口；

108～第一蝕刻工藝；

110～溝槽；

112a、112b～第二蝕刻工藝；

114a、114b、114c、114d、114e、114f、114g、114h、114i、114j、114k、114l、114m～基底的一部分；

116、116a、116b～外延成長結(jié)構；

116a’、116b’～剩余的外延成長結(jié)構；

118a、118b～頂部；

120a、120b～底部；

121a、121b～延伸部；

122a～差排區(qū)；

124a～主動區(qū)；

126～研磨工藝；

128～鰭結(jié)構；

130～第二半導體材料部；

132～第一半導體材料部；

134～隔離結(jié)構；

136～虛設柵極結(jié)構；

138～間隔物；

140～源極/漏極結(jié)構；

142～接觸蝕刻停止層；

144～層間介電層；

146～金屬柵極結(jié)構；

148～柵極介電層；

150～功函數(shù)金屬層；

152～柵極電極層；

401、403～突出部。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)本公開的不同部件的不同實施例或范例。以下描述部件和配置的具體范例以簡化本公開。當然，這些僅僅是范例，而不在于限制本公開。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，并且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本公開可在各個范例中重復參考標號及/或字母。此重復是為了簡單和清楚的目的，其本身并非用于指定所討論的各個實施例及/或配置之間的關系。

再者，為了容易描述，在此可以使用例如“在…下”、“在…下方”、“下”、“在…上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關系。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以采用其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且在此使用的空間相關描述可以同樣地作出相應的解釋。

本公開提供了半導體結(jié)構及其制造方法的實施例。半導體結(jié)構可包含基底，以及形成在基底的溝槽中的外延成長結(jié)構。溝槽可通過通過硬掩模結(jié)構的開口將基底圖案化而形成，在基底中形成溝槽之后，可擴大硬掩模結(jié)構的開口，使得形成在溝槽中的外延成長結(jié)構在其結(jié)構中有較少的差排。

圖1a-1至圖1i-1是根據(jù)一些實施例所繪示的形成半導體結(jié)構100a的各個階段的透視圖。圖1a-2至圖1e-2是根據(jù)一些實施例，沿著圖1a-1至圖1e-1中的線a-a’所繪示的形成半導體結(jié)構100a的各個階段的剖面示意圖。圖1i-2是根據(jù)一些實施例，沿著圖1i-1中的線b-b’所繪示的半導體結(jié)構100a的剖面示意圖。

如圖1a-1至圖1a-2所示，根據(jù)一些實施例，硬掩模結(jié)構104形成于基底102上方。在一些實施例中，基底102由第一半導體材料制成。在一些實施例中，基底102為硅基底。在一些實施例中，第一半導體材料包含元素半導體材料、化合物半導體材料、及/或合金半導體材料。在一些實施例中，第一半導體材料包含si(例如結(jié)晶硅、多晶硅或非晶硅)、ge、sige、sic、sicge、sip、sib,sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp、及/或gainasp。

如圖1a-1和圖1a-2所示，根據(jù)一些實施例，硬掩模結(jié)構104形成于基底102上方，且具有開口106暴露出基底102的一部分。在一些實施例中，硬掩模結(jié)構104由氧化物、氮化物、氮氧化物、或類似材料制成。在一些實施例中，硬掩模結(jié)構104由氧化硅、氮化硅、氮氧化硅、或類似材料制成。在一些實施例中，硬掩模結(jié)構104通過實施化學氣相沉積(chemicalvapordeposition；cvd)工藝、物理氣相沉積(physicalvapordeposition；pvd)工藝、原子層沉積(atomiclayerdeposition；ald)工藝、旋轉(zhuǎn)涂布(spin-oncoating)工藝、或其他適用的工藝形成。在一些實施例中，硬掩模結(jié)構104具有大于約1nm的厚度t1。在后續(xù)的蝕刻工藝(將詳述如后)中，硬掩模結(jié)構104的厚度可決定其向后退縮(pulledback)的距離。

根據(jù)一些實施例，如圖1b-1和圖1b-2所示，在硬掩模結(jié)構104形成之后，實施第一蝕刻工藝108。根據(jù)一些實施例，如圖1b-2所示，在第一蝕刻工藝108期間，通過硬掩模結(jié)構104的開口106蝕刻基底102，以形成溝槽110。由于溝槽110是通過開口106蝕刻形成，溝槽110和開口106具有大抵上相同的寬度。在一些實施例中，第一蝕刻工藝108為干蝕刻工藝。

根據(jù)一些實施例，如圖1c-1和圖1c-2所示，在溝槽110形成于基底102中之后，移除硬掩模結(jié)構104的一部分。在一些實施例中，通過實施第二蝕刻工藝112a移除硬掩模結(jié)構104的一部分。于第二蝕刻工藝112a期間，從開口106的側(cè)壁蝕刻硬掩模結(jié)構104，使得在硬掩模結(jié)構104中的開口106擴大了。

根據(jù)一些實施例，如圖1c-2所示，在第二蝕刻工藝112a之后，硬掩模結(jié)構104原來的側(cè)壁(如圖1b-2所示)向后退縮，形成縮小的(shrunken)硬掩模結(jié)構104’，并且開口106(如圖1b-2所示)被擴大，形成擴大的開口106’。因此，縮小的硬掩模結(jié)構104’的擴大的開口106’的寬度大于在基底102中的溝槽110的寬度。

此外，基底102的一部分114a的頂面經(jīng)由擴大的開口106’暴露出來。如圖1b-2所示，在實施第二蝕刻工藝112a之前，基底102的一部分114a被硬掩模結(jié)構104覆蓋。然而，在第二蝕刻工藝112a之后，基底102的一部分114a不會被縮小的硬掩模結(jié)構104’覆蓋，而是經(jīng)由擴大的開口106’暴露出來。

在一些實施例中，基底102的一部分114a的寬度w1大于約1nm?；?02的一部分114a的寬度w1可被定義為沿著基底102的頂面測量，縮小的硬掩模結(jié)構104’的側(cè)壁與溝槽110的側(cè)壁之間的距離。如果基底102的一部分114a的寬度w1太大，則有太多的硬掩模結(jié)構104被移除，使得之后形成外延成長結(jié)構的成本增加。另一方面，如果基底102的一部分114a的寬度w1太小，因為差排滲透(dislocationpenetration)(將詳述如后)的關系，主動區(qū)可能會變得較小。

根據(jù)一些實施例，如圖1d-1和圖1d-2所示，形成擴大的開口106’之后，在溝槽110和擴大的開口106’中形成外延成長結(jié)構116a。在一些實施例中，通過在溝槽110和擴大的開口106’中成長第二半導體材料，以形成外延成長結(jié)構116a。在一些實施例中，通過實施外延沉積工藝而成長第二半導體材料。在一些實施例中，用于形成外延成長結(jié)構116a的第二半導體材料與用于形成基底102的第一半導體材料不同。在一些實施例中，第二半導體材料包含si(例如結(jié)晶硅、多晶硅或非晶硅)、ge、sige、sic、sicge、sip、sib,sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp、及/或gainasp。

根據(jù)一些實施例，如圖1d-2所示，外延成長結(jié)構116a包含形成于擴大的開口106’中的頂部118a，以及形成于溝槽110中的底部120a。由于擴大的開口106’的寬度大于溝槽110的寬度，外延成長結(jié)構116a的頂部118a的寬度大于外延成長結(jié)構116a的底部120a的寬度。如圖1d-2所示，外延成長結(jié)構116a的頂部118a具有延伸部121a形成于基底102的一部分114a上方。

此外，外延成長結(jié)構116a的頂部118a的延伸部121a直接接觸于縮小的硬掩模結(jié)構104’的側(cè)壁，在形成外延成長結(jié)構116a期間，差排可能沿著縮小的硬掩模結(jié)構104’與外延成長結(jié)構116a之間的界面形成，并且差排在外延成長結(jié)構116a中有向內(nèi)和向下滲透的傾向。然而，由于外延成長結(jié)構116a具有延伸部121a形成于基底102的一部分114a上方，縮小的硬掩模結(jié)構104’與外延成長結(jié)構116a之間的界面位于遠離溝槽110的位置。因此，差排的形成可被基底102的一部分114a阻擋，使得在外延成長結(jié)構116a中的差排滲透可以被限制在相對小的區(qū)域內(nèi)。因此，可以降低在外延成長結(jié)構116a中的差排滲透數(shù)量。

如上所述，差排的形成可被基底102的一部分114a阻擋，使得差排可以被限制在相對小的區(qū)域內(nèi)。因此，可以控制基底102的一部分114a的寬度，使得在外延成長結(jié)構116a中差排的形成可以受到限制。此外，根據(jù)一些實施例，延伸部121a也具有寬度w1。

另外，也可調(diào)整外延成長結(jié)構116a的延伸部121a的厚度t2(或頂部118a的厚度)來限制差排的形成。在一些實施例中，延伸部121a的厚度t2和延伸部121a的寬度w1的比值在從約0.01到約3的范圍內(nèi)。通過調(diào)整延伸部121a的厚度t2和寬度w1的比值，也可控制差排的形成，使得差排可以被限制在相對小的區(qū)域內(nèi)。

在一些實施例中，如圖1d-1和圖1d-2所示，外延成長結(jié)構116a包含差排區(qū)122a和主動區(qū)124a。差排區(qū)122a為靠近外延成長結(jié)構116a的周邊的區(qū)域，并且可能包含差排形成在其中。主動區(qū)124a為外延成長結(jié)構116a的中央?yún)^(qū)域，其大抵上無差排。在后續(xù)的制造過程中，主動元件可形成在主動區(qū)124a中。

根據(jù)一些實施例，如圖1e-1和圖1e-2所示，形成外延成長結(jié)構116a之后，實施研磨工藝126于縮小的硬掩模結(jié)構104’和外延成長結(jié)構116a的頂部118a上。在一些實施例中，研磨工藝126為化學機械研磨工藝。如圖1e-2所示，可實施研磨工藝126直到暴露出基底102的頂面。

實施研磨工藝126之后，移除縮小的硬掩模結(jié)構104’和外延成長結(jié)構116a的頂部118a。如圖1e-2所示，在溝槽110中形成剩余的外延成長結(jié)構116a’(例如圖1d-2所示的底部120a)。此外，根據(jù)一些實施例，剩余的外延成長結(jié)構116a’包含差排區(qū)122a和主動區(qū)124a。由于研磨工藝126移除了包含延伸部121a的頂部118a，剩余的外延成長結(jié)構116a’具有相對小的差排區(qū)122a。因此，可用于形成主動元件在其中的主動區(qū)124a會相對地大，并且在后續(xù)的制造過程中，可在剩余的外延成長結(jié)構116a’中形成許多元件。

根據(jù)一些實施例，如圖1f所示，實施研磨工藝126之后，形成鰭(fin)結(jié)構128。在一些實施例中，通過將剩余的外延成長結(jié)構116a’和基底102圖案化而形成鰭結(jié)構128。如圖1f所示，鰭結(jié)構128包含第二半導體材料部130和第一半導體材料部132。在一些實施例中，第一半導體材料部132由si制成，且第二半導體材料部130由sige制成。

之后，根據(jù)一些實施例，如圖1g所示，形成隔離結(jié)構134在基底102上方，且鰭結(jié)構128被隔離結(jié)構134圍繞?？赏ㄟ^沉積絕緣層在基底102上方，以及將絕緣層凹陷來形成隔離結(jié)構134。在一些實施例中，隔離結(jié)構134由氧化硅、氮化硅、氮氧化硅、摻雜氟的硅酸鹽玻璃(fluoride-dopedsilicateglass；fsg)、或其他低介電常數(shù)的介電材料制成。

接著，根據(jù)一些實施例，如圖1h所示，形成虛設(dummy)柵極結(jié)構136跨越鰭結(jié)構128，且延伸于隔離結(jié)構134上方。在一些實施例中，虛設柵極結(jié)構136包含虛設柵極介電層，以及形成于虛設柵極介電層上方的虛設柵極電極層。在一些實施例中，虛設柵極介電層由氧化硅、氮化硅、氮氧化硅、氧化鉿(hfo2)、氧化鉿硅(hfsio)、氮氧化鉿硅(hfsion)、氧化鉿鉭(hftao)、氧化鉿鈦(hftio)、氧化鉿鋯(hfzro)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(hfo2-al2o3)合金或其他適用的介電材料制成。在一些實施例中，虛設柵極電極層由多晶硅制成。

形成虛設柵極結(jié)構136之后，根據(jù)一些實施例，在虛設柵極結(jié)構136的側(cè)壁上形成間隔物138。在一些實施例中，間隔物138由氮化硅、氧化硅、氮氧化硅、碳化硅、或其他適用的介電材料制成。間隔物138可包含單層或多層。

接著，根據(jù)一些實施例，如圖1h所示，形成源極/漏極結(jié)構140在鰭結(jié)構128中。在一些實施例中，將鄰接于虛設柵極結(jié)構136的鰭結(jié)構128的第二半導體材料部130凹陷，以形成在鰭結(jié)構128兩側(cè)的凹口，并通過外延工藝在凹口內(nèi)成長應變材料，以形成源極/漏極結(jié)構140。在一些實施例中，源極/漏極結(jié)構140包含ge、sige、inas、ingaas、insb、gaas、gasb、inalp、inp、或類似的材料。此外，可實施注入工藝來形成源極/漏極結(jié)構140。

根據(jù)一些實施例，如圖1h所示，形成源極/漏極結(jié)構140之后，順應性地形成接觸蝕刻停止層(contactetchstoplayer；cesl)142于基底102上方，以及形成層間介電層(inter-layerdielectric(ild)layer)144于接觸蝕刻停止層142上方。在一些實施例中，接觸蝕刻停止層142由氮化硅、氮氧化硅、及/或其他適用的材料制成。可通過等離子體增強化學氣相沉積(cvd)、低壓cvd、原子層沉積(ald)、或其他適用的工藝來形成接觸蝕刻停止層142。

層間介電層144可包含由多種介電材料制成的多層，例如氧化硅、氮化硅、氮氧化硅、磷硅酸鹽玻璃(phosphosilicateglass；psg)、硼磷硅酸鹽玻璃(borophosphosilicateglass；bpsg)、及/或其他適用的低介電常數(shù)介電材料?？梢酝ㄟ^化學氣相沉積(cvd)、物理氣相沉積(pvd)、原子層沉積(ald)、旋轉(zhuǎn)涂布或其他適用的工藝來形成層間介電層144。

接下來，根據(jù)一些實施例，在層間介電層144和接觸蝕刻停止層142上實施研磨工藝，以暴露出虛設柵極結(jié)構136的頂面。在一些實施例中，實施化學機械研磨(chemicalmechanicalpolishing，cmp)工藝，直到暴露出虛設柵極結(jié)構136的頂面。

根據(jù)一些實施例，如圖1i-1和圖1i-2所示，在實施研磨工藝之后，以金屬柵極結(jié)構146取代虛設柵極結(jié)構136。在一些實施例中，通過實施干蝕刻工藝移除虛設柵極結(jié)構136，在間隔物138之間形成溝槽。移除虛設柵極結(jié)構136之后，在溝槽內(nèi)形成金屬柵極結(jié)構146。在一些實施例中，金屬柵極結(jié)構146包含柵極介電層148、功函數(shù)金屬層150和柵極電極層152。更具體而言，根據(jù)一些實施例，如圖1i-1和圖1i-2所示，柵極介電層148形成在間隔物138的側(cè)壁上、在隔離結(jié)構134的頂面上、以及在鰭結(jié)構128的第二半導體材料部130的頂面上。此外，功函數(shù)金屬層150和柵極電極層152之后順應性地形成在柵極介電層148上方。

在一些實施例中，柵極介電層148由高介電常數(shù)的介電材料制成，例如金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、或金屬的氮氧化物。高介電常數(shù)介電材料的范例包含，但不限于，氧化鉿(hfo2)、氧化鉿硅(hfsio)、氮氧化鉿硅(hfsion)、氧化鉿鉭(hftao)、氧化鉿鈦(hftio)、氧化鉿鋯(hfzro)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(hfo2-al2o3)合金、或其他適用的介電材料。

功函數(shù)金屬層150形成在柵極介電層148上方，并且客制化為具有適當?shù)墓瘮?shù)。例如，如果想要的是用在pmos裝置的p型功函數(shù)金屬(p-metal)，可使用tin、wn或w。另一方面，如果想要的是用在nmos裝置的n型功函數(shù)金屬(n-metal)，可使用tial、tialn或tacn。

根據(jù)一些實施例，柵極電極層152形成于功函數(shù)金屬層150上方。在一些實施例中，柵極電極層152由導電材料制成，例如鋁、銅、鎢、鈦、鉭或其他適用的材料?？赏ㄟ^任何適用的工藝，形成任何適用厚度的柵極介電層148、功函數(shù)金屬層150和柵極電極層152。

可以理解的是，可在柵極介電層148、功函數(shù)金屬層150和柵極電極層152上方及/或下方形成其他額外的層，例如襯墊層、界面層、晶種層、粘著層、阻障層或類似的層。此外，柵極介電層148、功函數(shù)金屬層150和柵極電極層152可包含由各種材料制成的一層以上的多層。

如圖1i-1所示，金屬柵極結(jié)構146跨越鰭結(jié)構128形成，且鰭結(jié)構128的第二半導體材料部130可作為半導體結(jié)構100a中的通道區(qū)。如前所述，鰭結(jié)構128的第二半導體材料部130是通過將剩余的外延成長結(jié)構116a’圖案化而形成，其通過實施圖1a-1至圖1e-2中所述的工藝形成，且具有相對較少的差排。因此，可改善半導體結(jié)構100a的效能。

可以理解的是，雖然在前述的實施例中，外延成長結(jié)構116a是用來形成鰭結(jié)構128，但通過圖1a-1至圖1d-2中的工藝所形成的外延成長結(jié)構可以應用在各種用途中。例如，可在外延成長結(jié)構中/上/或從外延成長結(jié)構形成其他主動元件，本公開的概念并不限定于此。

圖2a-1至圖2c-1是根據(jù)一些實施例所繪示的形成半導體結(jié)構200的各個階段的透視圖。圖2a-2至圖2c-2是根據(jù)一些實施例，沿著圖2a-1至圖2c-1中的線c-c’所繪示的形成半導體結(jié)構200的各個階段的剖面示意圖。圖2a-1至圖2c-2中所示的一些材料和工藝與先前所述的那些材料和工藝類似或相同，在此不再重述。

類似于圖1a-1至圖1b-2中所示，可在基底102上方形成硬掩模結(jié)構，且可通過硬掩模結(jié)構的開口實施第一蝕刻工藝，以形成溝槽110在基底102中。形成溝槽110在基底102中之后，根據(jù)一些實施例，如圖2a-1和圖2a-2所示，移除硬掩模結(jié)構的一部分，以形成縮小的硬掩模結(jié)構104b’。

在一些實施例中，通過實施第二蝕刻工藝112b移除硬掩模結(jié)構的一部分，以形成擴大的開口106b’。在第二蝕刻工藝112b中移除硬掩模結(jié)構的量可大于在圖1c-2所示的第二蝕刻工藝112a移除硬掩模結(jié)構的量。因此，通過擴大的開口106b’所暴露出的基底102的一部分114b的尺寸可大于在圖1c-2中所示的一部分114a的尺寸。在一些實施例中，基底102的一部分114b的寬度w2大于約1nm。

形成擴大的開口106b’之后，根據(jù)一些實施例，如圖2b-1和圖2b-2所示，在溝槽110和擴大的開口106b’中形成外延成長結(jié)構116b。用于形成外延成長結(jié)構116b的工藝可以與先前所述的用于形成外延成長結(jié)構116a的工藝類似或相同，在此不再重述。

根據(jù)一些實施例，如圖2b-2所示，外延成長結(jié)構116b包含形成在擴大的開口106b’中的頂部118b，以及形成在溝槽110中的底部120b。由于擴大的開口106b’的寬度大于溝槽110的寬度，頂部118b的寬度也大于底部120b的寬度。如圖2b-2所示，外延成長結(jié)構116b的頂部118b具有延伸部121b形成在基底102的一部分114b上方。此外，外延成長結(jié)構116b的頂部118b的延伸部121b直接接觸于縮小的硬掩模結(jié)構104b’的側(cè)壁。

如先前所述，差排可沿著縮小的硬掩模結(jié)構104b’與外延成長結(jié)構116b之間的界面形成。在一些實施例中，差排的形成可完全或大抵上被基底102的一部分114b阻擋，使得滲透至外延成長結(jié)構116b中的差排大抵上被限制在頂部118b內(nèi)。因此，根據(jù)一些實施例，外延成長結(jié)構116b的底部120b可大抵上無差排。

此外，如上所述，形成在外延成長結(jié)構116b中的差排數(shù)量可能與延伸部121b的寬度w2和厚度t3有關。在一些實施例中，延伸部121b的厚度t3和延伸部121b的寬度w2的比值在從約0.01至約2的范圍內(nèi)。

外延成長結(jié)構116b形成之后，根據(jù)一些實施例，如圖2c-1和圖2c-2所示，在縮小的硬掩模結(jié)構104b’和外延成長結(jié)構116b的頂部118b上實施研磨工藝126。在研磨工藝126期間，移除縮小的硬掩模結(jié)構104b’和外延成長結(jié)構116b的頂部118b。如圖2c-2所示，剩余的外延成長結(jié)構116b’形成在溝槽110中。此外，根據(jù)一些實施例，剩余的外延成長結(jié)構116b’大抵上無差排，且剩余的外延成長結(jié)構116b’的全部區(qū)域可做為主動區(qū)。因此，可在剩余的外延成長結(jié)構116b’中形成許多主動元件，并且可改善所產(chǎn)生的半導體結(jié)構的效能。圖1f-1至圖1i-2所示的工藝也可實施在剩余的外延成長結(jié)構116b’上，且在此不再重述。

可以理解的是，雖然圖1a-1至圖2c-2所示的縮小的硬掩模結(jié)構104a’和104b’為矩形，這些僅作為范例，本公開的范圍并不限定于此。例如，可以改變縮小的硬掩模結(jié)構的形狀和輪廓。

圖3a至圖3i是根據(jù)一些實施例所繪示的半導體結(jié)構300c-300k的剖面示意圖。半導體結(jié)構300c-300k具有各種硬掩模結(jié)構，可應用在先前所述的制造過程中，并且相同或類似的工藝和材料在此不再重述。

在圖1a-1至圖1c-2中所示的工藝實施之后，可形成半導體結(jié)構300c。換言之，可通過通過硬掩模結(jié)構(例如硬掩模結(jié)構104)的開口蝕刻基底102，在基底102中形成溝槽110，并且可移除硬掩模結(jié)構的一部分，在縮小的硬掩模結(jié)構104c’中形成擴大的開口106c’。

根據(jù)一些實施例，如圖3a所示，在半導體結(jié)構300c中的縮小的硬掩模結(jié)構104c’具有不垂直于基底102頂面的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104c’具有斜坡的(sloped)側(cè)壁，且縮小的硬掩模結(jié)構104c’的側(cè)壁與底面之間的角度小于90度。形成縮小的硬掩模結(jié)構104c’之后，可實施圖1d-1至圖1i-2所示的工藝。

根據(jù)一些實施例，如圖3b所示，類似地，半導體結(jié)構300d包含縮小的硬掩模結(jié)構104d’。在一些實施例中，縮小的硬掩模結(jié)構104d’的側(cè)壁與底面之間的角度大于90度。

根據(jù)一些實施例，如圖3c所示，半導體結(jié)構300e包含縮小的硬掩模結(jié)構104e’，且縮小的硬掩模結(jié)構104e’具有圓弧(rounded)的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104e’的側(cè)壁為向內(nèi)的圓弧，使得縮小的硬掩模結(jié)構104e’的中間部比縮小的硬掩模結(jié)構104e’的頂部和底部更薄。

根據(jù)一些實施例，如圖3d所示，半導體結(jié)構300f包含縮小的硬掩模結(jié)構104f’，且縮小的硬掩模結(jié)構104f’具有圓弧的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104f’的側(cè)壁為向外的圓弧，使得縮小的硬掩模結(jié)構104f’的中間部比縮小的硬掩模結(jié)構104f’的頂部和底部更厚。

根據(jù)一些實施例，如圖3e所示，半導體結(jié)構300g包含縮小的硬掩模結(jié)構104g’，且縮小的硬掩模結(jié)構104g’具有圓弧的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104g’的頂部比縮小的硬掩模結(jié)構104g’的底部更薄。

根據(jù)一些實施例，如圖3f所示，半導體結(jié)構300h包含縮小的硬掩模結(jié)構104h’，且縮小的硬掩模結(jié)構104h’具有階梯狀的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104h’具有頂部和底部，頂部和底部為矩形，但具有不同的寬度。在一些實施例中，縮小的硬掩模結(jié)構104h’的底部比縮小的硬掩模結(jié)構104h’的頂部更寬。

根據(jù)一些實施例，如圖3g所示，半導體結(jié)構300i包含縮小的硬掩模結(jié)構104i’，且縮小的硬掩模結(jié)構104i’具有階梯狀的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104i’具有頂部和底部，頂部和底部為矩形，但具有不同的寬度。在一些實施例中，縮小的硬掩模結(jié)構104i’的頂部比縮小的硬掩模結(jié)構104i’的底部更寬。

根據(jù)一些實施例，如圖3h所示，半導體結(jié)構300j包含縮小的硬掩模結(jié)構104j’，且縮小的硬掩模結(jié)構104j’具有成角度(angled)的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104j’的側(cè)壁向外成角度，使得縮小的硬掩模結(jié)構104j’的中間部比縮小的硬掩模結(jié)構104j’的頂部和底部更厚。

根據(jù)一些實施例，如圖3i所示，半導體結(jié)構300k包含縮小的硬掩模結(jié)構104k’，且縮小的硬掩模結(jié)構104k’具有成角度的側(cè)壁。在一些實施例中，縮小的硬掩模結(jié)構104k’的側(cè)壁向內(nèi)成角度，使得縮小的硬掩模結(jié)構104k’的中間部比縮小的硬掩模結(jié)構104k’的頂部和底部更薄。

可以理解的是，縮小的硬掩模結(jié)構104a’至104k’的形狀和輪廓可以依據(jù)用來形成外延結(jié)構的材料而選擇，例如，縮小的硬掩模結(jié)構的形狀可以依據(jù)用來形成外延結(jié)構的材料的差排角度而選擇。

圖4a和圖4b是根據(jù)一些實施例所繪示的半導體結(jié)構300l和300m的上視圖。類似于半導體結(jié)構300c至300k，半導體結(jié)構300l和300m包含縮小的硬掩模結(jié)構104l’和104m’形成在基底102上方。

在半導體結(jié)構300l中，縮小的硬掩模結(jié)構104l’具有擴大的開口106l’，使得基底102的一部分114l通過擴大的開口106l’暴露出來。如先前所述，當外延結(jié)構(例如外延成長結(jié)構116a或116b)在后續(xù)工藝中形成時，基底102的此部分114l可阻擋差排的形成。

此外，根據(jù)一些實施例，如圖4a所示，縮小的硬掩模結(jié)構104l’的側(cè)壁是不平坦的，使得差排的形成也可以被縮小的硬掩模結(jié)構104l’的側(cè)壁阻擋。更具體而言，根據(jù)一些實施例，縮小的硬掩模結(jié)構104l’包含數(shù)個突出部401。因此，當外延結(jié)構成長時，由于縮小的硬掩模結(jié)構104l’的側(cè)壁是不平坦的，在側(cè)壁的一個部分形成的差排可以被縮小的硬掩模結(jié)構104l’的側(cè)壁的其他部分停止。在一些實施例中，縮小的硬掩模結(jié)構104l’的每個突出部401具有矩形形狀，且縮小的硬掩模結(jié)構104l’的不同部分的側(cè)壁在至少兩個不同方向上延伸。

類似地，在半導體結(jié)構300m中的縮小的硬掩模結(jié)構104m’具有擴大的開口106m’，使得基底102的一部分114m通過擴大的開口106m’暴露出來。此外，根據(jù)一些實施例，如圖4b所示，縮小的硬掩模結(jié)構104m’的側(cè)壁是不平坦的，使得差排的形成也可以被縮小的硬掩模結(jié)構104m’的側(cè)壁阻擋。在一些實施例中，縮小的硬掩模結(jié)構104m’包含數(shù)個突出部403，且根據(jù)一些實施例，突出部403具有三角形形狀。因此，當外延結(jié)構成長時，在側(cè)壁的一個部分形成的差排可以被縮小的硬掩模結(jié)構104m’的側(cè)壁的其他部分停止。

可以理解的是，雖然圖4a所示的縮小的硬掩模結(jié)構104l’的突出部401全部都是矩形形狀，且圖4b所示的縮小的硬掩模結(jié)構104m’的突出部403全部都是三角形形狀，在縮小的硬掩模結(jié)構中的突出部的形狀和數(shù)量可依據(jù)應用而改變。例如，縮小的硬掩模結(jié)構可具有各種形狀和尺寸的突出部。

此外，雖然半導體結(jié)構300l和300m是以上視圖繪示，但其剖面圖可以與先前所述的圖1c-2、圖2a-2或圖3a至圖3i所繪示的剖面圖類似或相同。因此，這些半導體結(jié)構300l和300m的應用和制造過程的細節(jié)也可以與先前所述內(nèi)容類似或相同，在此不再重述。

如先前所述，硬掩模結(jié)構用于定義在基底中的溝槽，且外延結(jié)構形成于溝槽中。然而，當外延結(jié)構形成時，差排可能會形成在硬掩模結(jié)構與外延結(jié)構之間的界面，造成相對小的主動區(qū)。

因此，根據(jù)本公開的一些實施例，實施額外的蝕刻工藝(例如第二蝕刻工藝112a和112b)，藉此在縮小的硬掩模結(jié)構(例如縮小的硬掩模結(jié)構104a’至104m’)中形成擴大的開口(例如擴大的開口106a’至106m’)。在縮小的硬掩模結(jié)構形成之后，形成具有延伸部(例如延伸部121a和121b)的外延結(jié)構(例如外延成長結(jié)構116a和116b)。大量的差排可以被限制在外延結(jié)構的延伸部中(或在其頂部中)，且延伸部可在之后被移除。因此，可以減少所產(chǎn)生的外延結(jié)構中的差排，并且可以擴大在外延結(jié)構中的主動區(qū)。因此，可以增加形成在外延結(jié)構中/上或從外延結(jié)構形成的主動元件的數(shù)量，并且可以改善半導體結(jié)構的效能。

本公開提供形成半導體結(jié)構的方法的實施例，此方法包含形成具有開口的硬掩模結(jié)構在基底上，以及通過開口形成溝槽在基底中。在溝槽形成之后，移除硬掩模結(jié)構的一部分，以形成具有擴大的開口的縮小的硬掩模結(jié)構。在溝槽中和擴大的開口中形成外延成長結(jié)構，形成在擴大的開口中的外延成長結(jié)構具有延伸部，且在形成外延成長結(jié)構的期間所形成的大量差排可被限制在延伸部中。之后，外延成長結(jié)構的延伸部可被移除，因此所產(chǎn)生的外延成長結(jié)構中的主動區(qū)可以具有相對大的尺寸，并且可以改善形成在外延成長結(jié)構中/上或從外延成長結(jié)構形成的主動元件的效能。

在一些實施例中，提供制造半導體結(jié)構的方法，用于制造半導體結(jié)構的方法包含形成硬掩模結(jié)構在基底上，及通過硬掩模結(jié)構的開口蝕刻基底以形成溝槽。用于制造半導體結(jié)構的方法還包括移除硬掩模結(jié)構的一部分以擴大開口，以及在溝槽和開口中形成外延成長結(jié)構。

在一些實施例中，其中基底由第一半導體材料制成，且外延成長結(jié)構由與第一半導體材料不同的第二半導體材料制成。

在一些實施例中，半導體結(jié)構的制造方法還包括移除外延成長結(jié)構的頂部和硬掩模結(jié)構，以暴露出基底的頂面。

在一些實施例中，其中外延成長結(jié)構包含在外延成長結(jié)構的頂部中的差排區(qū)，且在移除外延成長結(jié)構的頂部之后，差排區(qū)被移除。

在一些實施例中，其中在擴大開口之后，基底頂面的一部分經(jīng)由開口暴露出來。

在一些實施例中，其中硬掩模結(jié)構的側(cè)壁不垂直于基底的頂面。

在一些實施例中，其中外延成長結(jié)構包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些實施例中，提供制造半導體結(jié)構的方法，用于制造半導體結(jié)構的方法包含形成具有開口的硬掩模結(jié)構在基底上，且基底由第一半導體材料制成。用于制造半導體結(jié)構的方法還包括通過硬掩模結(jié)構的開口蝕刻基底，以形成溝槽在基底中，以及蝕刻硬掩模結(jié)構的一部分，以暴露出基底頂面的一部分。用于制造半導體結(jié)構的方法還包含在溝槽中成長第二半導體材料，以形成外延成長結(jié)構。此外，外延成長結(jié)構包含延伸部形成在基底頂面的暴露出來的部分上方。

在一些實施例中，其中外延成長結(jié)構的延伸部的寬度大于約1nm。

在一些實施例中，其中延伸部的厚度與延伸部的寬度的比值在約0.01至約3的范圍內(nèi)。

在一些實施例中，其中第二半導體材料包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些實施例中，其中硬掩模結(jié)構具有圓弧的側(cè)壁。

在一些實施例中，半導體結(jié)構的制造方法還包括研磨外延成長結(jié)構的頂部，以移除外延成長結(jié)構的延伸部。

在一些實施例中，提供制造半導體結(jié)構的方法，用于制造半導體結(jié)構的方法包含形成具有開口的硬掩模結(jié)構在基底上，以及通過硬掩模結(jié)構的開口，通過實施第一蝕刻工藝，以在基底中形成溝槽。用于制造半導體結(jié)構的方法還包含通過實施第二蝕刻工藝，移除硬掩模結(jié)構的一部分以擴大開口，以及在溝槽和開口中形成sige結(jié)構。

在一些實施例中，其中在實施第二蝕刻工藝之后，硬掩模結(jié)構具有斜坡(sloped)的側(cè)壁。

在一些實施例中，其中在實施第二蝕刻工藝后，硬掩模結(jié)構具有成角度(angled)的側(cè)壁。

在一些實施例中，其中sige結(jié)構直接接觸硬掩模結(jié)構的側(cè)壁。

在一些實施例中，其中外延成長結(jié)構包含si、ge、sige、sic、sicge、sip、sib、sigeb、sicp、gaas、gap、inp、inas、ingaas、allngaas、gaasp、alinas、algaas、gainp或gainasp。

在一些實施例中，半導體結(jié)構的制造方法還包括移除sige結(jié)構的頂部和硬掩模結(jié)構。

在一些實施例中，半導體結(jié)構的制造方法還包括蝕刻sige結(jié)構和基底以形成鰭結(jié)構，以及形成柵極結(jié)構跨越鰭結(jié)構。

以上概述了數(shù)個實施例的特征，使得本領域技術人員可以更加理解本公開的概念。本領域技術人員應該理解，可以使用本公開作為基礎，來設計或修改用于實現(xiàn)與在此所介紹的實施例相同的目的及/或達到相同優(yōu)點的其他工藝和結(jié)構。本領域技術人員也應該理解，這些等效的構造并不背離本公開的精神和范圍，并且在不背離本公開的精神和范圍的情況下，在此可以做出各種改變、取代或其他選擇。因此，本公開的保護范圍當視后附的權利要求所界定為準。