本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種存儲(chǔ)器單元器件；本發(fā)明還涉及一種存儲(chǔ)器單元器件的制造方法。

背景技術(shù)：

存儲(chǔ)器(Memory)包括由多個(gè)單元(Cell)器件組成的陣列結(jié)構(gòu)，在非揮發(fā)性存儲(chǔ)器的單元器件一般采用SONOS器件，SONOS器件中ONO分別代表底部氧化層，中間氮化層和頂部氧化層，柵極ONO層的底部為半導(dǎo)體襯底如硅襯底，半導(dǎo)體襯底用S表示；柵極ONO層的頂部為柵電極材料層，柵電極材料層一般采用多晶硅柵，故也用S表示；各英文字母合起來一起表示SONOS器件。其中，底部氧化層為隧穿氧化層，用于實(shí)現(xiàn)存儲(chǔ)單元的隧穿編程和擦除；中間氮化層的缺陷能夠進(jìn)行電荷存儲(chǔ)即中間氮化層為電荷存儲(chǔ)層；頂部氧化層為阻擋氧化層(Blocking Oxide)，通過頂部多晶硅柵所加電壓實(shí)現(xiàn)對(duì)電荷的存儲(chǔ)或溝道的形成的控制。

SONOS器件的柵極ONO層以及頂部多晶硅柵兩側(cè)的半導(dǎo)體襯底表面中形成有源區(qū)和漏區(qū)，現(xiàn)有結(jié)構(gòu)中，源區(qū)和漏區(qū)都是重?fù)诫s且具有一定的結(jié)深，源區(qū)和漏區(qū)往往會(huì)橫向擴(kuò)散到多晶硅柵的底部從而會(huì)出現(xiàn)多晶硅柵和兩側(cè)的源區(qū)和漏區(qū)交疊的情形。多晶硅柵和兩側(cè)的源區(qū)和漏區(qū)交疊容易形成漏極干擾(Drain disturb)。對(duì)于漏極干擾，現(xiàn)說明如下：

由于存儲(chǔ)器是由單元器件組成的陣列結(jié)構(gòu)，陣列結(jié)構(gòu)中同一列或行相應(yīng)的電極線會(huì)連接在一起，在對(duì)一個(gè)單元器件進(jìn)行編程時(shí)需要在對(duì)應(yīng)電極線加相應(yīng)的電壓，所加電壓會(huì)對(duì)相鄰的單元器件產(chǎn)生影響，當(dāng)相鄰單元的漏極電壓過高而柵極電壓較低時(shí)，該相鄰單元器件的漏柵電壓差會(huì)使其存儲(chǔ)的電荷發(fā)生泄漏，減少保存時(shí)間，根據(jù)附圖1詳細(xì)說明如下：如圖1所示，是現(xiàn)有存儲(chǔ)器的單元器件的陣列圖；僅畫出了四個(gè)相鄰的單元器件，每個(gè)單元為2T結(jié)構(gòu)，即每個(gè)單元器件包含兩個(gè)晶體管，一個(gè)為存儲(chǔ)管601，另一個(gè)為選擇管602，這里僅是以2T結(jié)構(gòu)來說明漏極干擾，單元器件也能為其它結(jié)構(gòu)如1T。每一行的存儲(chǔ)管601的柵極都連接到對(duì)應(yīng)行的字線WLS，每一行的選擇管602的柵極都連接到對(duì)應(yīng)行的字線WL，存儲(chǔ)器件還由相應(yīng)的全局字線GlobalWLS，每一列的存儲(chǔ)管601的漏極都連接到對(duì)應(yīng)的位線BL，存儲(chǔ)管601的源極連接相應(yīng)的選擇管602的漏極，每一列的選擇管602的源極連接對(duì)應(yīng)的源極線SRC。四個(gè)相鄰的單元器件分別用Target，A，B，C表示，Target對(duì)應(yīng)的單元器件為編程所對(duì)應(yīng)的目標(biāo)單元，A表示和Target相鄰且同行的單元器件，C表示和Target相鄰且同列的單元器件，B表示行和C相同、列和A相同的單元器件。為了舉例說明漏極干擾，現(xiàn)在舉一個(gè)具體的編程所對(duì)應(yīng)的電壓參數(shù)來說明，在實(shí)際情形中，各電壓參數(shù)的大小可以根據(jù)實(shí)際情況改變，這里僅僅用于說明漏極干擾，如下面的表一所示：表一中Operation表示對(duì)應(yīng)的操作，操作有三種，一種為擦除即Erase，一種為編程即Program，一種為讀取即Read；Cell表示對(duì)應(yīng)的單元器件，具體的各單元分別對(duì)應(yīng)于圖1中的Target，A，B，C；V_WL表示圖1中字線WL所加的電壓；V_WLS/V_G，表示V_WLS對(duì)應(yīng)于存儲(chǔ)管601的柵極電壓V_G，也即圖1中字線WLS的電壓；V_SL表示圖1中的源極線SRC的電壓；V_BL/V_D中的VBL對(duì)應(yīng)于存儲(chǔ)管601的漏極電壓V_D，也即為圖1中的位線電壓；V_BPW/V_B表示襯底電極電壓；Disturb表示發(fā)生干擾的單元器件。表一中電壓的單位都為V。由表一所示可知，當(dāng)對(duì)Target進(jìn)行Program時(shí)，B所對(duì)應(yīng)的單元器件的V_WLS即柵極電壓V_G為-4.5V～-2.0V，而V_BL即漏極電壓V_D為0.6V～2.1V，這樣會(huì)使得B所對(duì)應(yīng)的單元器件的V_D和V_G的電壓差較大，從而容易產(chǎn)生漏極干擾，也即如果B存儲(chǔ)單元長(zhǎng)期處在該偏壓下，存儲(chǔ)在B單元的中電荷會(huì)由于電荷的隧穿作用而流失掉，從而使得存儲(chǔ)數(shù)據(jù)出錯(cuò)。在表一中用Drain Disturb表示。

表一

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種存儲(chǔ)器單元器件，能極大地提高抗漏極干擾的能力。為此，本發(fā)明還提供一種存儲(chǔ)器單元器件的制造方法。

為解決上述技術(shù)問題，本發(fā)明提供的存儲(chǔ)器單元器件的存儲(chǔ)管包括：

柵極ONO層，由形成于第一導(dǎo)電類型摻雜的半導(dǎo)體襯底表面的底部氧化層、中間氮化層和頂部氧化層疊加形成。

在所述柵極ONO層的表面形成有柵電極材料層和側(cè)墻，所述側(cè)墻位于所述柵電極材料層的兩側(cè)面。

在所述柵電極材料層的兩側(cè)的所述側(cè)墻外的所述半導(dǎo)體襯底表面形成有源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)分別和對(duì)應(yīng)的所述側(cè)墻自對(duì)準(zhǔn)，所述源區(qū)和所述漏區(qū)都由第二導(dǎo)電類型重?fù)诫s區(qū)組成。

在從所述源區(qū)到所述漏區(qū)的方向上，所述柵電極材料層的寬度小于所述源區(qū)和所述漏區(qū)之間的間距，所述柵電極材料層和兩側(cè)的所述源區(qū)和所述漏區(qū)完全沒有交疊；所述源區(qū)和所述漏區(qū)之間形成有溝道區(qū)，所述溝道區(qū)包括被所述柵電極材料層覆蓋的柵控溝道區(qū)和位于所述柵控溝道區(qū)兩側(cè)的導(dǎo)通溝道區(qū)。

所述導(dǎo)通溝道區(qū)具有第二導(dǎo)電摻雜類型摻雜，所述導(dǎo)通溝道區(qū)的摻雜濃度小于所述源區(qū)或所述漏區(qū)的摻雜濃度，所述導(dǎo)通溝道區(qū)的結(jié)深小于所述源區(qū)或所述漏區(qū)的結(jié)深；所述導(dǎo)通溝道區(qū)和對(duì)應(yīng)的所述源區(qū)或所述漏區(qū)相交疊并用于實(shí)現(xiàn)所述柵控溝道區(qū)的溝道和所述源區(qū)或所述漏區(qū)之間的連接。

通過調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值以及所述導(dǎo)通溝道區(qū)的導(dǎo)通電阻來增加存儲(chǔ)器單元器件的抗漏極干擾能力。

進(jìn)一步的改進(jìn)是，通過調(diào)節(jié)所述側(cè)墻的寬度調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為耗盡型SONOS器件，所述柵控溝道區(qū)具有第二導(dǎo)電摻雜類型摻雜，所述柵控溝道區(qū)和所述導(dǎo)通溝道區(qū)連接成一整體且采用相同的工藝同時(shí)形成。

進(jìn)一步的改進(jìn)是，所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導(dǎo)體襯底表面。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為增強(qiáng)型SONOS器件，所述柵控溝道區(qū)具有第一導(dǎo)電摻雜類型摻雜。

進(jìn)一步的改進(jìn)是，所述柵控溝道區(qū)由第一導(dǎo)電摻雜類型摻雜的所述半導(dǎo)體襯底表面直接組成；所述導(dǎo)通溝道區(qū)通過在所述柵電極材料層形成后采用帶傾角的離子注入形成。

進(jìn)一步的改進(jìn)是，所述半導(dǎo)體襯底為硅襯底。

進(jìn)一步的改進(jìn)是，所述底部氧化層為淀積氧化硅層，所述中間氮化層為氮化硅層，所述頂部氧化層為氧化硅層。

進(jìn)一步的改進(jìn)是，所述柵電極材料層為多晶硅柵。

進(jìn)一步的改進(jìn)是，所述側(cè)墻由形成于所述多晶硅柵側(cè)面的側(cè)墻ONO層組成，所述側(cè)墻ONO層包括依次疊加于所述多晶硅柵側(cè)面的第一氧化硅層、第二氮化硅層和第三氧化硅層。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都和所述側(cè)墻ONO層中的第二氮化硅層的側(cè)面自對(duì)準(zhǔn)，通過調(diào)節(jié)所述第一氧化硅層和所述第二氮化硅層的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

進(jìn)一步的改進(jìn)是，所述源區(qū)和所述漏區(qū)分別和對(duì)應(yīng)的所述側(cè)墻的所述第三氧化硅層自對(duì)準(zhǔn)，通過調(diào)節(jié)所述第一氧化硅層、所述第二氮化硅層和所述第三氧化硅層的寬度調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為N型器件，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型；或者，所述存儲(chǔ)器單元器件為P型器件，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。

為解決上述技術(shù)問題，本發(fā)明提供的存儲(chǔ)器單元器件的制造方法中形成存儲(chǔ)器單元器件的存儲(chǔ)管的步驟包括：

步驟一、在第一導(dǎo)電類型摻雜的半導(dǎo)體襯底表面形成由底部氧化層、中間氮化層和頂部氧化層疊加而成的柵極ONO層。

在所述柵極ONO層的表面形成柵電極材料層。

在所述半導(dǎo)體襯底表面形成溝道區(qū)，所述溝道區(qū)包括所述溝道區(qū)包括被所述柵電極材料層覆蓋的柵控溝道區(qū)和位于所述柵控溝道區(qū)兩側(cè)的導(dǎo)通溝道區(qū)。

步驟二、在所述柵電極材料層的兩側(cè)面形成側(cè)墻。

步驟三、進(jìn)行第二導(dǎo)電類型重?fù)诫s注入在所述柵電極材料層的兩側(cè)的所述側(cè)墻外的所述半導(dǎo)體襯底表面形成源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)分別和對(duì)應(yīng)的所述側(cè)墻自對(duì)準(zhǔn)。

在從所述源區(qū)到所述漏區(qū)的方向上，所述柵電極材料層的寬度小于所述源區(qū)和所述漏區(qū)之間的間距，所述柵電極材料層和兩側(cè)的所述源區(qū)和所述漏區(qū)完全沒有交疊；所述溝道區(qū)位于所述源區(qū)和所述漏區(qū)之間。

所述導(dǎo)通溝道區(qū)具有第二導(dǎo)電摻雜類型摻雜，所述導(dǎo)通溝道區(qū)的摻雜濃度小于所述源區(qū)或所述漏區(qū)的摻雜濃度，所述導(dǎo)通溝道區(qū)的結(jié)深小于所述源區(qū)或所述漏區(qū)的結(jié)深；所述導(dǎo)通溝道區(qū)和對(duì)應(yīng)的所述源區(qū)或所述漏區(qū)相交疊并用于實(shí)現(xiàn)所述柵控溝道區(qū)的溝道和所述源區(qū)或所述漏區(qū)之間的連接。

通過調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值以及所述導(dǎo)通溝道區(qū)的導(dǎo)通電阻來增加存儲(chǔ)器單元器件的抗漏極干擾能力。

進(jìn)一步的改進(jìn)是，通過調(diào)節(jié)所述側(cè)墻的寬度調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距和所述柵電極材料層的寬度的比值。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為耗盡型SONOS器件，所述柵控溝道區(qū)具有第二導(dǎo)電摻雜類型摻雜，所述柵控溝道區(qū)和所述導(dǎo)通溝道區(qū)連接成一整體且采用相同的工藝同時(shí)形成。

進(jìn)一步的改進(jìn)是，所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導(dǎo)體襯底表面。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為增強(qiáng)型SONOS器件，所述柵控溝道區(qū)具有第一導(dǎo)電摻雜類型摻雜。

進(jìn)一步的改進(jìn)是，所述柵控溝道區(qū)由第一導(dǎo)電摻雜類型摻雜的所述半導(dǎo)體襯底表面直接組成；所述導(dǎo)通溝道區(qū)通過在所述柵電極材料層形成后采用帶傾角的離子注入形成。

進(jìn)一步的改進(jìn)是，所述半導(dǎo)體襯底為硅襯底。

進(jìn)一步的改進(jìn)是，所述底部氧化層為淀積氧化硅層，所述中間氮化層為氮化硅層，所述頂部氧化層為氧化硅層。

進(jìn)一步的改進(jìn)是，所述柵電極材料層為多晶硅柵。

進(jìn)一步的改進(jìn)是，所述側(cè)墻由形成于所述多晶硅柵側(cè)面的側(cè)墻ONO層組成，所述側(cè)墻ONO層包括依次疊加于所述多晶硅柵側(cè)面的第一氧化硅層、第二氮化硅層和第三氧化硅層。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都和所述側(cè)墻ONO層中的第二氮化硅層的側(cè)面自對(duì)準(zhǔn)且都是在所述側(cè)墻ONO層中的所述第二氮化硅層形成之后采用離子注入工藝形成，通過調(diào)節(jié)所述第一氧化硅層和所述第二氮化硅層的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

進(jìn)一步的改進(jìn)是，所述源區(qū)和所述漏區(qū)分別和對(duì)應(yīng)的所述側(cè)墻的所述第三氧化硅層自對(duì)準(zhǔn)，通過調(diào)節(jié)所述第一氧化硅層、所述第二氮化硅層和所述第三氧化硅層的寬度調(diào)節(jié)所述源區(qū)和所述漏區(qū)之間的間距。

進(jìn)一步的改進(jìn)是，所述存儲(chǔ)器單元器件為N型器件，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型；或者，所述存儲(chǔ)器單元器件為P型器件，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。

本發(fā)明器件對(duì)柵極結(jié)構(gòu)進(jìn)行了改進(jìn)，改進(jìn)后的柵極結(jié)構(gòu)中的柵電極材料層和源區(qū)以及漏區(qū)完全不交疊，柵電極材料層所覆蓋形成的柵控溝道區(qū)和對(duì)應(yīng)的源區(qū)或漏區(qū)之間通過和源區(qū)或漏區(qū)導(dǎo)電類型相同的導(dǎo)通溝道區(qū)連接，導(dǎo)通溝道區(qū)的摻雜濃度和結(jié)深都低于源區(qū)或漏區(qū)的摻雜濃度和結(jié)深，故導(dǎo)通溝道區(qū)具有較大的導(dǎo)通電阻，導(dǎo)通溝道區(qū)具有較大的導(dǎo)通電阻和柵電極材料層和源區(qū)以及漏區(qū)完全不交疊能夠增加存儲(chǔ)器單元器件的抗漏極干擾能力；導(dǎo)通溝道區(qū)的導(dǎo)通電阻增加以及柵電極材料層和源區(qū)以及漏區(qū)之間的未交疊區(qū)域?qū)挾鹊脑黾訒?huì)使存儲(chǔ)器單元器件的抗漏極干擾能力增加且會(huì)一直增加到飽和值。

本發(fā)明能夠增加存儲(chǔ)器單元器件的抗漏極干擾能力的原因說明如下：

如圖1所示以及表一所示，圖1中的存儲(chǔ)管都采用本發(fā)明的存儲(chǔ)管結(jié)構(gòu)，當(dāng)Target單元器件做編程時(shí)，B所對(duì)應(yīng)的單元器件的V_WLS即柵極電壓V_G為-4.5V～-2.0V，而V_BL即漏極電壓V_D為0.6V～2.1V，襯底電極電極；V_BPW/V_B為4.5V～-2.0V，可知B所對(duì)應(yīng)的單元器件的存儲(chǔ)管的漏極電壓V_D遠(yuǎn)大于襯底電極電壓；V_BPW/V_B，因此，漏極干擾發(fā)生時(shí)，柵極ONO層中的底部氧化層即隧穿氧化層中的隧穿電場(chǎng)的大小更多的是由漏極端耦合至底部氧化層和半導(dǎo)體襯底的交界面(interface)處的電勢(shì)所決定，本發(fā)明通過使柵電極材料層和源區(qū)以及漏區(qū)完全不交疊，能夠有效地減小漏極電勢(shì)耦合至底部氧化層和半導(dǎo)體襯底交界面處的耦合系數(shù)，從而達(dá)到降低交界面處的電勢(shì)，降低隧穿電場(chǎng)，減小漏極干擾的目的，也即最后能夠改善漏極干擾。

本發(fā)明還能保證存儲(chǔ)器件的編程、擦除、讀的操作的特性基本不變。

另外，本發(fā)明通過將側(cè)墻設(shè)置為側(cè)墻ONO層結(jié)構(gòu)，不僅能夠有效實(shí)現(xiàn)柵電極材料層和源區(qū)以及漏區(qū)完全不交疊的結(jié)構(gòu)，還能和現(xiàn)有工藝兼容，且很容易實(shí)現(xiàn)不改變單元器件的面積即是單元器件的面積不增加。

附圖說明

下面結(jié)合附圖和具體實(shí)施方式對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)的說明：

圖1是現(xiàn)有存儲(chǔ)器的單元器件的陣列圖；

圖2A-圖2D是現(xiàn)有存儲(chǔ)器單元器件的制造方法各步驟中的器件結(jié)構(gòu)示意圖；

圖3是本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的結(jié)構(gòu)示意圖；

圖4A是圖2D所示現(xiàn)有器件的結(jié)構(gòu)仿真圖；

圖4B是圖3所示本發(fā)明第一實(shí)施例器件的結(jié)構(gòu)仿真圖；

圖5是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程和擦除操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線；

圖6A是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線；

圖6B是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線；

圖7是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件相同的漏極干擾偏壓下底部氧化層中由漏極干擾產(chǎn)生的電場(chǎng)強(qiáng)度的仿真曲線；

圖8是本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的結(jié)構(gòu)示意圖；

圖9A-圖9B是本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的制造方法各步驟中的器件結(jié)構(gòu)示意圖；

圖10A-圖10C是本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的制造方法各步驟中的器件結(jié)構(gòu)示意圖。

具體實(shí)施方式

現(xiàn)有存儲(chǔ)器單元器件的多晶硅柵和兩側(cè)的源區(qū)和漏區(qū)具有交疊，如圖2A至圖2D所示，是現(xiàn)有存儲(chǔ)器單元器件的制造方法各步驟中的結(jié)構(gòu)示意圖；現(xiàn)有存儲(chǔ)器單元器件的制造方法包括如下步驟：

步驟一、首先進(jìn)行常規(guī)的阱注入以在半導(dǎo)體襯底如硅襯底101表面形成阱區(qū)。如圖2A所示，之后進(jìn)行溝道注入(Channel Implant)或耗盡注入(Depletion Implant)并在半導(dǎo)體襯底表面形成溝道區(qū)102。

步驟二、如圖2B所示，接著在半導(dǎo)體襯底101的表面形成依次形成由柵極ONO層106和多晶硅柵103疊加形成的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)需要采用先淀積再進(jìn)行光刻刻蝕形成。柵極ONO層106由底部氧化層106a，中間氮化層106b和頂部氧化層106c疊加而成。

形成多晶硅柵103之后形成側(cè)墻104中的第一氧化硅層104a，接著以第一氧化硅層104a的側(cè)面為自對(duì)準(zhǔn)條件進(jìn)行輕摻雜漏(LDD)注入和Halo注入形成摻雜區(qū)域107，在本領(lǐng)域中，Halo注入為改善短溝道效應(yīng)注入。

步驟三、如圖2C所示，形成側(cè)墻104中的第二氮化硅層104b，接著以第二氮化硅層104b的側(cè)面為自對(duì)準(zhǔn)條件進(jìn)行重?fù)诫s的源漏注入形成源區(qū)105a和漏區(qū)105b。由圖2C所示可知，現(xiàn)有方法形成的源區(qū)105a和漏區(qū)105b分別和對(duì)應(yīng)側(cè)的多晶硅柵103存在交疊。

步驟四、如圖2D所示，形成側(cè)墻104中的第三氧化硅層104c，側(cè)墻104最后由第一氧化硅層104a，第二氮化硅層104b和第三氧化硅層104c疊加形成。

由于現(xiàn)有方法形成的源區(qū)105a和漏區(qū)105b分別和對(duì)應(yīng)側(cè)的多晶硅柵103存在交疊，這會(huì)使得現(xiàn)有器件的抗漏端干擾的能力不夠。

如圖3所示，是本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的結(jié)構(gòu)示意圖；本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的存儲(chǔ)管為耗盡型結(jié)構(gòu)，存儲(chǔ)管包括：

柵極ONO層6，由形成于第一導(dǎo)電類型摻雜的半導(dǎo)體襯底1表面的底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加形成。本發(fā)明第一實(shí)施例中，所述半導(dǎo)體襯底1為硅襯底，所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成有柵電極材料層3和側(cè)墻4，所述側(cè)墻4位于所述柵電極材料層3的兩側(cè)面。。本發(fā)明第一實(shí)施例中，所述柵電極材料層3為多晶硅柵。所述側(cè)墻4由形成于所述多晶硅柵3側(cè)面的側(cè)墻ONO層4組成，所述側(cè)墻ONO層4包括依次疊加于所述多晶硅柵3側(cè)面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

在所述柵電極材料層3的兩側(cè)的所述側(cè)墻4外的所述半導(dǎo)體襯底1表面形成有源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對(duì)應(yīng)的所述側(cè)墻4的第三氧化硅層4c自對(duì)準(zhǔn)，所述源區(qū)5a和所述漏區(qū)5b都由第二導(dǎo)電類型重?fù)诫s區(qū)組成。通過調(diào)節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側(cè)的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述源區(qū)5a和所述漏區(qū)5b之間形成有溝道區(qū)2，所述溝道區(qū)2包括被所述柵電極材料層3覆蓋的柵控溝道區(qū)2a和位于所述柵控溝道區(qū)2a兩側(cè)的導(dǎo)通溝道區(qū)2b。

所述導(dǎo)通溝道區(qū)2b具有第二導(dǎo)電摻雜類型摻雜，所述導(dǎo)通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導(dǎo)通溝道區(qū)2b的結(jié)深小于所述源區(qū)5a或所述漏區(qū)5b的結(jié)深；所述導(dǎo)通溝道區(qū)2b和對(duì)應(yīng)的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實(shí)現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導(dǎo)通溝道區(qū)2b的導(dǎo)通電阻來增加存儲(chǔ)器單元器件的抗漏極干擾能力。導(dǎo)通溝道區(qū)的導(dǎo)通電阻增加以及柵電極材料層和源區(qū)以及漏區(qū)之間的未交疊區(qū)域?qū)挾鹊脑黾訒?huì)使存儲(chǔ)器單元器件的抗漏極干擾能力增加且會(huì)一直增加到飽和值。

所述存儲(chǔ)器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)，所述halo注入?yún)^(qū)和LDD區(qū)都分別和所述側(cè)墻4的第二氮化硅層4b自對(duì)準(zhǔn)并通過調(diào)節(jié)所述側(cè)墻4的所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

通過調(diào)節(jié)所述側(cè)墻4的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

由于本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的存儲(chǔ)管為耗盡型SONOS器件，所述柵控溝道區(qū)2a也具有第二導(dǎo)電摻雜類型摻雜即整個(gè)所述溝道區(qū)2都為第二導(dǎo)電類型摻雜。，所述柵控溝道區(qū)2a和所述導(dǎo)通溝道區(qū)2b連接成一整體且采用相同的工藝同時(shí)形成，如：所述溝道區(qū)通過在所述柵極ONO層形成前通過全面注入形成于所述半導(dǎo)體襯底表面。

本發(fā)明第一實(shí)施例中，所述存儲(chǔ)器單元器件為N型器件，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。在其它實(shí)施例中，也能為：所述存儲(chǔ)器單元器件為P型器件，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。

申請(qǐng)人對(duì)圖2D所示的現(xiàn)有器件和圖3所示的本發(fā)明第一實(shí)施例器件進(jìn)行了仿真，首先進(jìn)行了器件結(jié)構(gòu)仿真，如圖4A所示，是圖2D所示現(xiàn)有器件的結(jié)構(gòu)仿真圖；如圖4B所示，是圖3所示本發(fā)明第一實(shí)施例器件的結(jié)構(gòu)仿真圖；以N型器件為例，在圖4A中，源區(qū)105a和漏區(qū)105b都為N型重?fù)诫s，硅襯底和多晶硅柵中的摻雜濃度(NetActive)用不同的深度的顏色表示，摻雜濃度的單位為cm^-3即cm^-3，正值表示N型摻雜，負(fù)值表示P型摻雜。實(shí)線框301所示區(qū)域?qū)?yīng)于源區(qū)105a和漏區(qū)105b之間的區(qū)域，由圖4A可知，源區(qū)105a和漏區(qū)105b和多晶硅柵103存在相應(yīng)的交疊，

在圖4B中，源區(qū)5a和漏區(qū)5b都為N型重?fù)诫s，硅襯底和多晶硅柵中的摻雜濃度(NetActive)用不同的深度的顏色表示，摻雜濃度的單位為cm^-3即cm^-3，正值表示N型摻雜，負(fù)值表示P型摻雜，實(shí)線框302所示區(qū)域?qū)?yīng)于源區(qū)15a和漏區(qū)5b之間的區(qū)域，由圖4B可知，源區(qū)5a和漏區(qū)5b和多晶硅柵103之間完全不存在交疊。

圖4A和圖4B中X坐標(biāo)和Y坐標(biāo)分別對(duì)應(yīng)器件的橫向和縱向尺寸，單位都是μm。在圖4A和圖4B的基礎(chǔ)上，還進(jìn)行了如下仿真：

下面仿真時(shí)存儲(chǔ)器單元器件的操作條件如表一所示前面的表一所示，仿真時(shí)采用的陣列結(jié)構(gòu)如圖1所示。

如圖5所示，是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程和擦除操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線；

曲線401對(duì)應(yīng)于現(xiàn)有器件在擦除操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線；曲線402對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在擦除操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線。

曲線403對(duì)應(yīng)于現(xiàn)有器件在編程操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線；曲線404對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在編程操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度變化的仿真曲線。

可以看出，曲線401和402基本重合，曲線403和404基本重合，所以本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程和擦除操作時(shí)底部氧化層的電場(chǎng)強(qiáng)度幾乎不變。

如圖6A所示，是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線；

曲線405對(duì)應(yīng)于現(xiàn)有器件在擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線；曲線406對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線；

曲線407對(duì)應(yīng)于現(xiàn)有器件在編程狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線；曲線408對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在編程狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的線性坐標(biāo)仿真曲線。

如圖6B所示，是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線；

線409對(duì)應(yīng)于現(xiàn)有器件在擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線；曲線410對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在擦除狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線；

曲線411對(duì)應(yīng)于現(xiàn)有器件在編程狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線；曲線412對(duì)應(yīng)于本發(fā)明第一實(shí)施例器件在編程狀態(tài)進(jìn)行讀取數(shù)據(jù)操作時(shí)漏極電流的對(duì)數(shù)坐標(biāo)仿真曲線。

從圖6A和圖6B的線性和對(duì)數(shù)坐標(biāo)仿真曲線可以看出，本發(fā)明第一實(shí)施例器件和現(xiàn)有器件在編程狀態(tài)和擦除狀態(tài)下讀取數(shù)據(jù)操作時(shí)的漏極電流變化不大，足以將編程和擦除狀態(tài)區(qū)分并讀取出來。

由圖5和圖6A和圖6B，本發(fā)明第一實(shí)施例器件使得器件的在編程和擦除操作過程中的電場(chǎng)以及在讀取過程中的漏極電流得到了良好的保持。

除了上述在編程、擦除和讀取過程中器件的性能得到良好的保持外，本發(fā)明第一實(shí)施例還能實(shí)現(xiàn)降低GIDL。

除了降低GIDL之外，本發(fā)明第一實(shí)施例還能夠明顯改善器件的Drain disturb。如圖7所示，是本發(fā)明第一實(shí)施例器件和現(xiàn)有器件相同的漏極干擾偏壓下底部氧化層中由漏極干擾產(chǎn)生的電場(chǎng)強(qiáng)度的仿真曲線；其中，曲線413是現(xiàn)有器件在漏極干擾偏壓下底部氧化層中由漏極干擾產(chǎn)生的電場(chǎng)強(qiáng)度的仿真曲線，曲線414是本發(fā)明第一實(shí)施例器件在漏極干擾偏壓下底部氧化層中由漏極干擾產(chǎn)生的的電場(chǎng)強(qiáng)度的仿真曲線?？芍?，本發(fā)明第一實(shí)施例器件能降低漏極干擾發(fā)生時(shí)底部氧化層中的電場(chǎng)強(qiáng)度，漏極干擾發(fā)生時(shí)底部氧化層中的電場(chǎng)強(qiáng)度越小，存儲(chǔ)在氮化硅中的電子越不容易從底部氧化層發(fā)生隧穿而使存儲(chǔ)電荷流失，從而能夠改善漏極干擾。

如圖8所示，是本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的結(jié)構(gòu)示意圖；本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的存儲(chǔ)管為增強(qiáng)型結(jié)構(gòu)，本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件和本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的區(qū)別之處為：所述柵控溝道區(qū)2a具有第一導(dǎo)電摻雜類型摻雜；在本發(fā)明第二實(shí)施例器件結(jié)構(gòu)中，所述柵控溝道區(qū)2a由第一導(dǎo)電摻雜類型摻雜的所述半導(dǎo)體襯底1表面直接組成；所述導(dǎo)通溝道區(qū)2b通過在所述柵電極材料層3形成后采用帶傾角的離子注入形成，具體為:所述柵電極材料層3為多晶硅柵，所述側(cè)墻4為由側(cè)墻ONO層組成，所述側(cè)墻ONO層4包括依次疊加于所述多晶硅柵3側(cè)面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c的組成，所述導(dǎo)通溝道區(qū)2b是在所述側(cè)墻4的第一氧化硅層4a形成后通過離子注入形成。所述導(dǎo)通溝道區(qū)2b實(shí)現(xiàn)所述柵控溝道區(qū)2a形成的溝道和源區(qū)5a和漏區(qū)5b之間的連接。所述柵控溝道區(qū)2a的溝道則是通過對(duì)所述柵電極材料層3加大于閾值電壓的柵極電極即可形成。

如圖9A至圖9B所示，是本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的制造方法各步驟中的器件結(jié)構(gòu)示意圖；本發(fā)明第一實(shí)施例方法用于制造如圖3所示的本發(fā)明第一實(shí)施例器件；本發(fā)明第一實(shí)施例存儲(chǔ)器單元器件的制造方法中形成存儲(chǔ)器單元器件的存儲(chǔ)管的步驟包括：

步驟一、如圖9A所示，全面注入形成于所述半導(dǎo)體襯底1表面形成第二導(dǎo)電摻雜類型摻雜的溝道區(qū)2。所述半導(dǎo)體襯底1為硅襯底。

如圖9B所示，在第一導(dǎo)電類型摻雜的半導(dǎo)體襯底1表面形成由底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加而成的柵極ONO層6。所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成柵電極材料層3，所述柵電極材料層3為多晶硅柵。

所述溝道區(qū)2分為連接成一整體所述柵控溝道區(qū)2a和所述導(dǎo)通溝道區(qū)2b。被所述柵電極材料層3覆蓋部分為柵控溝道區(qū)2a，位于所述柵控溝道區(qū)2a兩側(cè)的為導(dǎo)通溝道區(qū)2b。

步驟二、如圖9B所示，在所述柵電極材料層3的兩側(cè)面形成側(cè)墻4。

所述側(cè)墻4由形成于所述多晶硅柵側(cè)面的側(cè)墻ONO層4組成，所述側(cè)墻ONO層4包括依次疊加于所述多晶硅柵側(cè)面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

本發(fā)明第一實(shí)施例方法中，所述存儲(chǔ)器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)。如圖9B所示，在形成側(cè)墻4的前兩層即第一氧化硅層4a、第二氮化硅層4b之后，以所述側(cè)墻ONO層4中的第二氮化硅層4b的側(cè)面為自對(duì)準(zhǔn)條件進(jìn)行離子注入形成halo注入?yún)^(qū)和LDD區(qū)，通過調(diào)節(jié)所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。

如圖3所示，之后形成側(cè)墻4的最后一層即第三氧化硅層4c。

步驟三、如圖3所示，進(jìn)行第二導(dǎo)電類型重?fù)诫s注入在所述柵電極材料層3的兩側(cè)的所述側(cè)墻4外的所述半導(dǎo)體襯底1表面形成源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對(duì)應(yīng)的所述側(cè)墻4的第三氧化硅層4c自對(duì)準(zhǔn)；通過調(diào)節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側(cè)的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述溝道區(qū)2位于所述源區(qū)5a和所述漏區(qū)5b之間。

所述導(dǎo)通溝道區(qū)2b具有第二導(dǎo)電摻雜類型摻雜即和所述源區(qū)5a和所述漏區(qū)5b的摻雜類型都相同，所述導(dǎo)通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導(dǎo)通溝道區(qū)2b的結(jié)深小于所述源區(qū)5a或所述漏區(qū)5b的結(jié)深；所述導(dǎo)通溝道區(qū)2b和對(duì)應(yīng)的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實(shí)現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導(dǎo)通溝道區(qū)2b的導(dǎo)通電阻來增加存儲(chǔ)器單元器件的抗漏極干擾能力。

通過調(diào)節(jié)所述側(cè)墻4的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

本發(fā)明第一實(shí)施例方法個(gè)中，所述存儲(chǔ)器單元器件為N型器件，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。在其它實(shí)施例中，也能為：所述存儲(chǔ)器單元器件為P型器件，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。

如圖10A至圖10C所示，是本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的制造方法各步驟中的器件結(jié)構(gòu)示意圖；本發(fā)明第二實(shí)施例方法用于制造如圖8所示的本發(fā)明第二實(shí)施例器件，；本發(fā)明第二實(shí)施例存儲(chǔ)器單元器件的制造方法中形成存儲(chǔ)器單元器件的存儲(chǔ)管的步驟包括：

步驟一、如圖10A所示，在第一導(dǎo)電類型摻雜的半導(dǎo)體襯底1表面形成由底部氧化層6a、中間氮化層6b和頂部氧化層6c疊加而成的柵極ONO層6。所述半導(dǎo)體襯底1為硅襯底。所述底部氧化層6a為淀積氧化硅層，所述中間氮化層6b為氮化硅層，所述頂部氧化層6c為氧化硅層。

在所述柵極ONO層6的表面形成柵電極材料層3，所述柵電極材料層3為多晶硅柵。

步驟二、如圖10A所示，在所述柵電極材料層3的兩側(cè)面形成側(cè)墻4。

所述側(cè)墻4由形成于所述多晶硅柵側(cè)面的側(cè)墻ONO層4組成，所述側(cè)墻ONO層4包括依次疊加于所述多晶硅柵側(cè)面的第一氧化硅層4a、第二氮化硅層4b和第三氧化硅層4c。

在圖10A所示的分步驟中先形成側(cè)墻4的第一氧化硅層4a。之后進(jìn)行采用帶傾角的第二導(dǎo)電類型的離子注入并形成注入?yún)^(qū)域7，注入?yún)^(qū)域7用于形成導(dǎo)通溝道區(qū)2b。所述柵控溝道區(qū)2a由第一導(dǎo)電摻雜類型摻雜的所述半導(dǎo)體襯底1表面直接組成。所述柵控溝道區(qū)2a和所述導(dǎo)通溝道區(qū)2b一起組成溝道區(qū)2。

本發(fā)明第二實(shí)施例方法中，所述存儲(chǔ)器單元器件還包括halo注入?yún)^(qū)和LDD區(qū)。如圖10B所示，繼續(xù)形成側(cè)墻4的的第二氮化硅層4b，接著以所述側(cè)墻ONO層4中的第二氮化硅層4b的側(cè)面為自對(duì)準(zhǔn)條件進(jìn)行離子注入形成halo注入?yún)^(qū)和LDD區(qū)，通過調(diào)節(jié)所述第一氧化硅層4a和所述第二氮化硅層4b的寬度使所述halo注入?yún)^(qū)和LDD區(qū)外移。圖10B中halo注入?yún)^(qū)和LDD區(qū)用注入?yún)^(qū)域8表示。

如圖10C所示，之后形成側(cè)墻4的最后一層即第三氧化硅層4c。

步驟三、如圖10C所示，進(jìn)行第二導(dǎo)電類型重?fù)诫s注入在所述柵電極材料層3的兩側(cè)的所述側(cè)墻4外的所述半導(dǎo)體襯底1表面形成源區(qū)5a和漏區(qū)5b，所述源區(qū)5a和所述漏區(qū)5b分別和對(duì)應(yīng)的所述側(cè)墻4的第三氧化硅層4c自對(duì)準(zhǔn)；通過調(diào)節(jié)所述第一氧化硅層4a、所述第二氮化硅層4b和所述第三氧化硅層4c的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距。

最后進(jìn)行退火處理形成如圖8所示的結(jié)構(gòu)。

在從所述源區(qū)5a到所述漏區(qū)5b的方向上，所述柵電極材料層3的寬度小于所述源區(qū)5a和所述漏區(qū)5b之間的間距，所述柵電極材料層3和兩側(cè)的所述源區(qū)5a和所述漏區(qū)5b完全沒有交疊；所述溝道區(qū)2位于所述源區(qū)5a和所述漏區(qū)5b之間。

所述導(dǎo)通溝道區(qū)2b具有第二導(dǎo)電摻雜類型摻雜即和所述源區(qū)5a和所述漏區(qū)5b的摻雜類型都相同，所述導(dǎo)通溝道區(qū)2b的摻雜濃度小于所述源區(qū)5a或所述漏區(qū)5b的摻雜濃度，所述導(dǎo)通溝道區(qū)2b的結(jié)深小于所述源區(qū)5a或所述漏區(qū)5b的結(jié)深；所述導(dǎo)通溝道區(qū)2b和對(duì)應(yīng)的所述源區(qū)5a或所述漏區(qū)5b相交疊并用于實(shí)現(xiàn)所述柵控溝道區(qū)2a的溝道和所述源區(qū)5a或所述漏區(qū)5b之間的連接。

通過調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值以及所述導(dǎo)通溝道區(qū)2b的導(dǎo)通電阻來增加存儲(chǔ)器單元器件的抗漏極干擾能力。

通過調(diào)節(jié)所述側(cè)墻4的寬度調(diào)節(jié)所述源區(qū)5a和所述漏區(qū)5b之間的間距和所述柵電極材料層3的寬度的比值。

本發(fā)明第二實(shí)施例方法中，所述存儲(chǔ)器單元器件為N型器件，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。在其它實(shí)施例中，也能為：所述存儲(chǔ)器單元器件為P型器件，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。

以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。