本申請設(shè)計半導(dǎo)體器件技術(shù)領(lǐng)域，更具體地說，涉及一種鰭式場效應(yīng)晶體管及其制備方法。

背景技術(shù)：

為了滿足電子設(shè)備不斷小型化的需求，半導(dǎo)體器件的尺寸不斷縮小，鰭式場效應(yīng)晶體管(Fin Field-Effect Transisitor，F(xiàn)inFET)的出現(xiàn)解決了傳統(tǒng)的互補式金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)晶體管在20nm線程以下時出現(xiàn)的源極和漏極之間的漏電流現(xiàn)象，真正將半導(dǎo)體器件的制程帶入到了20nm線程以下領(lǐng)域，為半導(dǎo)體器件的小型化提供了新的方向。

FinFET的結(jié)構(gòu)如圖1所示，包括：位于所述硅襯底10表面的多個鰭部11，位于相鄰的所述鰭部11之間的隔離部(圖1中未示出)；位于所述鰭部背離所述硅襯底一側(cè)的源區(qū)12、溝道區(qū)13和漏區(qū)14，所述溝道區(qū)13位于所述源區(qū)12和漏區(qū)14之間；位于所述鰭部11背離所述硅襯底10一側(cè)表面的柵極結(jié)構(gòu)20，所述柵極結(jié)構(gòu)20朝向所述硅襯底10一側(cè)的鍺鰭11為所述溝道區(qū)13，位于所述柵極結(jié)構(gòu)兩側(cè)，覆蓋所述柵極結(jié)構(gòu)側(cè)面的側(cè)墻30以及覆蓋所述鰭部11、隔離部側(cè)面和頂面以及所述側(cè)墻30側(cè)面的層間介質(zhì)層40。

現(xiàn)有技術(shù)中的所述鰭部11的材質(zhì)通常與所述硅襯底10相同，為體硅或絕緣體上硅等常用的半導(dǎo)體硅基材料。有研究發(fā)現(xiàn)，將所述鰭部11利用電子遷移率和空穴遷移率較高的材料，例如鍺(電子遷移率為3900cm²/V·s，空穴遷移率為1900cm²/V·s)，制備將能夠大大增強FinFET器件的載流子遷移率，從而使得應(yīng)用該FinFET器件的集成電路的響應(yīng)速度更快。

但是由于鍺與硅之間存在的晶格失配問題，在形成小尺寸器件，特別是在形成線程處于20nm以下的FinFET器件時，鍺與硅界面處由于晶格失配存在的缺陷會使得外延在硅襯底上的鍺鰭存在形態(tài)缺陷，從而使得制備的FinFET器件出現(xiàn)可靠性下降的問題。

技術(shù)實現(xiàn)要素：

為解決上述技術(shù)問題，本發(fā)明提供了一種鰭式場效應(yīng)晶體管及其制備方法，以解決由于晶格缺陷而使得利用鍺制備鰭部時出現(xiàn)的形態(tài)缺陷，從而使得制備的FinFET器件出現(xiàn)可靠性下降的問題。

為解決上述技術(shù)問題，本發(fā)明實施例提供了如下技術(shù)方案：

一種鰭式場效應(yīng)晶體管的制備方法，包括：

提供硅襯底，所述硅襯底表面具有多個分立的硅鰭部；

在相鄰的所述硅鰭部之間形成隔離部，所述隔離部高度與所述硅鰭部的高度相同；

利用刻蝕法去除所述硅鰭部；

在所述隔離部之間的縫隙中外延生長鍺化硅，形成硅鍺鰭，并在外延生長過程中原位刻蝕所述硅鍺鰭，使所述硅鍺鰭的高度小于所述隔離部的高度；

在所述硅鍺鰭表面外延生長鍺，形成鍺鰭，所述鍺鰭與所述隔離部平齊，所述鍺鰭與所述硅鍺鰭稱之為鰭部；

減薄所述隔離部，使所述鍺鰭暴露出來；

在所述隔離部背離所述硅襯底一側(cè)表面形成橫跨至少一個所述鍺鰭的假柵結(jié)構(gòu)，所述假柵結(jié)構(gòu)覆蓋所述鍺鰭的部分頂部表面和側(cè)壁表面，位于所述假柵結(jié)構(gòu)朝向所述硅襯底一側(cè)的鍺鰭為溝道區(qū)；

在所述假柵結(jié)構(gòu)兩側(cè)形成側(cè)墻，所述側(cè)墻覆蓋所述假柵結(jié)構(gòu)的側(cè)面；

在所述鰭部內(nèi)部、所述溝道區(qū)兩側(cè)形成源區(qū)和漏區(qū)；

形成覆蓋所述鰭部、隔離部側(cè)面和頂面以及所述側(cè)墻側(cè)面的層間介質(zhì)層；

采用后柵工藝去除所述假柵結(jié)構(gòu)，形成柵極結(jié)構(gòu)。

優(yōu)選的，所述硅鍺鰭的制備材料為Si_1-xGe_x，其中，x的取值范圍為0-0.7，包括端點值。

優(yōu)選的，所述減薄所述隔離部，使所述鍺鰭暴露出來之后，所述在所述隔離部背離所述硅襯底一側(cè)表面形成橫跨至少一個所述鍺鰭的假柵結(jié)構(gòu)之前還包括：

在所述硅鍺鰭靠近所述鍺鰭一端注入第一預(yù)設(shè)粒子，形成位于所述硅鍺鰭與所述鍺鰭之間的穿通停止層。

優(yōu)選的，所述在所述鰭部內(nèi)部、所述溝道區(qū)兩側(cè)形成源區(qū)和漏區(qū)之后，所述形成覆蓋所述鰭部、隔離部側(cè)面和頂面以及所述側(cè)墻側(cè)面的層間介質(zhì)層之前還包括：

在所述源區(qū)和漏區(qū)內(nèi)部注入第二預(yù)設(shè)粒子，形成位于所述鍺鰭頂部的抬升源區(qū)和抬升漏區(qū)。

優(yōu)選的，當(dāng)制備的所述鰭式場效應(yīng)晶體管為N型器件時，所述第二預(yù)設(shè)粒子為鍺化硅；

當(dāng)制備的所述鰭式場效應(yīng)晶體管為P型器件時，所述第二預(yù)設(shè)粒子為錫化鍺。

優(yōu)選的，所述抬升源區(qū)和抬升漏區(qū)的形狀為菱形或鉆石型。

優(yōu)選的，所述利用刻蝕法去除所述硅鰭部包括：

利用濕法刻蝕去除所述硅鰭部，并在所述硅襯底表面形成指向所述硅襯底一側(cè)的尖槽。

優(yōu)選的，所述采用后柵工藝去除所述假柵結(jié)構(gòu)，形成柵極結(jié)構(gòu)包括：

去除所述假柵結(jié)構(gòu)，留下柵極開口；

在所述柵極開口中沉積高K材料，形成柵極介質(zhì)層；

在所述柵極介質(zhì)層表面沉積導(dǎo)電材料，形成柵極。

一種鰭式場效應(yīng)晶體管，包括：

位于所述硅襯底表面的多個鰭部，所述鰭部包括位于所述硅襯底表面的硅鍺鰭以及位于所述硅鍺鰭背離所述硅襯底一側(cè)表面的鍺鰭；

位于相鄰的所述鰭部之間的隔離部；

位于所述鍺鰭內(nèi)部背離所述硅襯底一端的源區(qū)、溝道區(qū)和漏區(qū)，所述溝道區(qū)位于所述源區(qū)和漏區(qū)之間；

位于所述鍺鰭背離所述硅襯底一側(cè)表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)橫跨至少一個所述鍺鰭，覆蓋所述鍺鰭的部分頂部表面和側(cè)壁表面，所述柵極結(jié)構(gòu)朝向所述硅襯底一側(cè)的鍺鰭為所述溝道區(qū)；

位于所述柵極結(jié)構(gòu)兩側(cè)，覆蓋所述柵極結(jié)構(gòu)側(cè)面的側(cè)墻；

覆蓋所述鍺鰭、隔離部側(cè)面和頂面以及所述側(cè)墻側(cè)面的層間介質(zhì)層。

優(yōu)選的，所述硅鍺鰭的材料為Si_1-xGe_x，其中，x的取值范圍為0-0.7，包括端點值。

優(yōu)選的，還包括：

位于所述硅鍺鰭和所述鍺鰭之間的穿通停止層，所述穿通停止層通過向所述硅鍺鰭注入第一預(yù)設(shè)粒子形成。

優(yōu)選的，還包括位于所述鰭部背離所述硅襯底一端的抬升源區(qū)和抬升漏區(qū)，所述抬升源區(qū)和抬升漏區(qū)通過向所述鍺鰭注入第二預(yù)設(shè)粒子形成。

優(yōu)選的，當(dāng)所述鰭式場效應(yīng)晶體管為P型器件時，所述第二預(yù)設(shè)粒子為錫化鍺；

當(dāng)所述鰭式場效應(yīng)晶體管為N型器件時，所述第二預(yù)設(shè)粒子為鍺化硅。

優(yōu)選的，所述抬升源區(qū)和抬升漏區(qū)的形狀為菱形或鉆石型。

優(yōu)選的，所述硅鍺鰭具有向所述硅襯底方向延伸的突起結(jié)構(gòu)。

優(yōu)選的，所述柵極結(jié)構(gòu)包括：

位于所述溝道區(qū)背離所述硅襯底一側(cè)表面的柵極介質(zhì)層；

位于所述柵極介質(zhì)層背離所述硅襯底一側(cè)表面的柵極。

從上述技術(shù)方案可以看出，本發(fā)明實施例提供了一種鰭式場效應(yīng)晶體管及其制備方法，其中，利用所述鰭式場效應(yīng)晶體管的制備方法制備FinFET器件時，在具有多個分立的硅鰭部的襯底表面先形成所述隔離部，然后利用刻蝕法去除所述硅鰭部以在所述隔離部之間形成多個縫隙；在所述隔離部之間的縫隙中外延生長鍺化硅，形成硅鍺鰭，并在外延生長過程中原位刻蝕所述硅鍺鰭，使所述硅鍺鰭的高度小于所述隔離部的高度，為所述鍺鰭的生長預(yù)留空間；最后在所述硅鍺鰭表面外延生長鍺，形成鍺鰭。由于所述硅鍺鰭在所述硅襯底與所述鍺鰭之間，起到了應(yīng)變緩沖層的作用，減少了鍺與硅之間的晶格失配程度，從而為鍺鰭的形成建立前提條件，避免直接將鍺材料填入所述隔離部之間的小尺寸縫隙中而出現(xiàn)鍺無法將縫隙填滿而使得鍺鰭存在形態(tài)缺陷，進而使得FinFET器件出現(xiàn)可靠性下降的情況出現(xiàn)。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為現(xiàn)有技術(shù)中的鰭式場效應(yīng)晶體管的剖面結(jié)構(gòu)示意圖；

圖2為本申請的一個實施例提供的一種鰭式場效應(yīng)晶體管的制作流程示意圖；

圖3-15、17-19和21-25為本申請實施例提供的鰭式場效應(yīng)晶體管的制作過程的結(jié)構(gòu)示意圖；

圖16為本申請的一個優(yōu)選實施例提供的一種鰭式場效應(yīng)晶體管的制作流程示意圖；

圖20為本申請的另一個優(yōu)選實施例提供的一種鰭式場效應(yīng)晶體管的制作流程示意圖；

圖26為本申請的一個實施例提供的一種鰭式場效應(yīng)晶體管的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本申請實施例提供了一種鰭式場效應(yīng)晶體管的制備方法，如圖2所示，包括：

S101：提供硅襯底，所述硅襯底表面具有多個分立的硅鰭部。

具體的，所述硅襯底的形成過程包括：

如圖3所示，在一塊平整的初始襯底N0表面形成掩模圖形PR。所述初始襯底N0的材質(zhì)可以是體硅或絕緣體上硅等常用的半導(dǎo)體硅基襯底。所述掩模圖形PR可以采用旋涂或噴涂或絲網(wǎng)印刷或氣相沉積(Chemical Vapor Deposition，CVD)等工藝形成，所述掩模圖形PR可以是光刻膠的軟質(zhì)掩膜，還可以是氮化物或氧化物或其堆疊結(jié)構(gòu)(例如ONO結(jié)構(gòu))的硬質(zhì)掩膜，本申請對所述初始襯底N0的具體種類和所述掩膜圖形PR的具體種類并不做限定，具體視實際情況而定。

如圖4所示，以所述掩模圖形PR為掩膜，刻蝕所述初始襯底N0，形成具有多個分立的硅鰭部101的硅襯底100。對所述初始襯底N0進行刻蝕的工藝優(yōu)選采用各向異性的刻蝕方法，例如采用氟基等離子干法刻蝕、反應(yīng)離子刻蝕(Reactive Ion Etching，RIE)，或者采用四甲基氫氧化銨(TMAH)或氫氧化鉀(KOH)濕法刻蝕。優(yōu)選地，控制刻蝕參數(shù)，使得所述硅鰭部101的深寬比大于5:1并且優(yōu)選大于10:1。

S102：在相鄰的所述硅鰭部101之間形成隔離部，所述隔離部高度與所述硅鰭部101的高度相同。

具體地，如圖5所示，在所述硅鰭部101之間填充絕緣材料形成隔離結(jié)構(gòu)。在這之前還需要采用等離子刻蝕、灰化等干法工藝或者采用氧化劑與酸液混合物的濕法工藝去除所述掩模圖形。接著采用高深寬比沉積工藝(HARP)、高密度等離子化學(xué)氣相沉積工藝(HDPCVD)或者可流動化學(xué)氣相沉積工藝(flowable CVD)在所述硅鰭部101之間的凹槽中填充絕緣材料形成所述隔離結(jié)構(gòu)。形成所述隔離結(jié)構(gòu)的絕緣材料可以為氧化硅、氮氧化硅、或者低K材料，其中所述低K材料包括但不限于有機低K材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低K材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG和BPSG)、多孔低K材料(例如二硅三氧烷(SSQ)基多孔低K材料、多孔二氧化硅、多孔SiOCH、摻C二氧化硅、摻F多孔無定形碳、多孔金剛石和多孔有機聚合物)。

在這個過程中，由于所述硅鰭部101相對于所述硅襯底100存在突起，使得形成的隔離結(jié)構(gòu)的頂部也在所述硅鰭部101的頂部對應(yīng)位置處具有相應(yīng)的突起。

如圖6所示，對所述隔離結(jié)構(gòu)執(zhí)行平坦化工藝，直至暴露出所述硅鰭部101的頂部。所述平坦化工藝可以是化學(xué)機械拋光(Chemical Mechanical Polish，CMP)工藝或者是針對所述隔離部STI與所述硅鰭部101的刻蝕選擇性而執(zhí)行的回刻工藝(etch-back)，留在所述硅鰭部101之間的隔離結(jié)構(gòu)構(gòu)成了FinFET的隔離部STI，也稱作淺溝槽隔離。

S103：利用刻蝕法去除所述硅鰭部101。

如圖7所示，選擇性刻蝕去除所述硅鰭部101。優(yōu)選采用各向異性的刻蝕工藝。在本申請的一個優(yōu)選實施例中，優(yōu)選利用濕法刻蝕去除所述硅鰭部101，并在所述硅襯底表面形成指向所述硅襯底一側(cè)的尖槽100A。具體地，所述利用濕法刻蝕去除所述硅鰭部101的過程包括：

采用稀釋的氫氟酸溶液清洗所述硅鰭部101；

利用稀釋的三甲基氫氧化銨(dTMAH)的堿性腐蝕液繼續(xù)刻蝕所述硅鰭部101，直至形成指向所述硅襯底一側(cè)的尖槽100A。

采用稀釋的氫氟酸溶液清洗所述硅鰭部101的目的去除所述硅鰭部101表面原生的氧化物以提高利用dTMAH對所述硅鰭部101進行刻蝕時的刻蝕選擇性和速率。所述稀釋的氫氟酸溶液可以是100:1的氫氟酸溶液，對所述硅鰭部101的清洗時間可以是30s，本申請對此并不做限定，具體視實際情況而定。

所述尖槽100A的形成是由于dTMAH對于所述硅襯底100的各個晶向的腐蝕速率不同，其中，dTMAH對于所述硅襯底100的(111)晶向的腐蝕速率最小，因此會再所述硅襯底100中形成沿(111)晶向的傾斜的尖槽100A。該尖槽100A的深度僅1-5nm。

S104：在所述隔離部STI之間的縫隙中外延生長鍺化硅，形成硅鍺鰭，并在外延生長過程中原位刻蝕所述硅鍺鰭，使所述硅鍺鰭的高度小于所述隔離部STI的高度。

具體地，如圖8所示，在所述隔離部STI之間的縫隙中外延生長鍺化硅形成的硅鍺鰭200會超出所述隔離部STI，同樣的，如圖9所示，此時需要采用對超出所述隔離部STI的硅鍺鰭200執(zhí)行平坦化工藝，直至所述硅鍺鰭200的高度與所述隔離部STI相同，所述平坦化工藝可以是化學(xué)機械拋光(Chemical Mechanical Polish，CMP)工藝或者是針對所述隔離部STI與所述硅鍺鰭200的刻蝕選擇性而執(zhí)行的回刻工藝(etch-back)；然后，如圖10所示，在外延生長鍺化硅的過程中原位刻蝕所述硅鍺鰭200，使所述硅鍺鰭200的高度小于所述隔離部STI的高度，以為外延生長鍺鰭預(yù)留空間。

在本申請的一個實施例中，原位刻蝕所述硅鍺鰭200可以采用稀釋的鹽酸溶液對其進行刻蝕，但也可以采用其他酸性或堿性溶液對其進行刻蝕。本申請對原位刻蝕所述硅鍺鰭200采用的具體方式并不做限定，具體視實際情況而定。

在本申請中，由于所述硅鍺鰭200在所述硅襯底100與所述鍺鰭之間，起到了應(yīng)變緩沖層的作用，減少了鍺與硅之間的晶格失配程度，從而為鍺鰭的形成建立前提條件，避免直接將鍺材料填入所述隔離部STI之間的小尺寸縫隙中而出現(xiàn)鍺無法將縫隙填滿而使得鍺鰭存在形態(tài)缺陷，進而使得FinFET器件出現(xiàn)可靠性下降的情況出現(xiàn)。

在上述實施例的基礎(chǔ)上，在本申請的一個具體實施例中，所述硅鍺鰭200的材料為Si_1-xGe_x，其中，x的取值范圍為0-0.7，包括端點值。但本申請對x的具體取值并不做限定，具體視實際情況而定。

S105：在所述硅鍺鰭200表面外延生長鍺，形成鍺鰭，所述鍺鰭與所述隔離部STI平齊，所述鍺鰭與所述硅鍺鰭200稱之為鰭部。

同樣的，在所述硅鍺鰭200表面外延生長鍺形成鍺鰭的過程中，如圖11所示，也會出現(xiàn)如所述硅鍺鰭200一般出現(xiàn)超出所述隔離部STI的部分，需要對超出所述隔離部STI的鍺鰭300部分執(zhí)行平坦化工藝，以使所述鍺鰭300與所述隔離部STI平齊，如圖12所示。

如表1所示，鍺材料具有最高的空穴遷移率以及較高的電子遷移率，如果采用鍺材料作為所述鰭部，則可以大大增強FinFET器件的載流子遷移率，從而使得應(yīng)用該FinFET器件的集成電路的響應(yīng)速度更快。

表1不同材料的基板應(yīng)變參數(shù)

S106：減薄所述隔離部STI，使所述鍺鰭300暴露出來。

如圖13所示，利用淺溝槽氧化物減薄法減薄所述隔離部STI，露出所述鍺鰭300的部分側(cè)壁。在本申請的其他實施例中，還可以采用各向異性干法刻蝕工藝，或者采用稀釋的氫氟酸或稀釋的緩釋刻蝕劑濕法腐蝕對所述隔離部STI進行減薄。露出的所述鍺鰭300的高度可以取決于FinFET器件中包圍柵極的形貌需求而定。

S107：在所述隔離部STI背離所述硅襯底100一側(cè)表面形成橫跨至少一個所述鍺鰭300的假柵結(jié)構(gòu)，所述假柵結(jié)構(gòu)覆蓋所述鍺鰭300的部分頂部表面和側(cè)壁表面，位于所述假柵結(jié)構(gòu)朝向所述硅襯底一側(cè)的鍺鰭300為溝道區(qū)。

如圖14所示，在所述隔離部STI背離所述硅襯底100一側(cè)表面形成橫跨至少一個所述鍺鰭300的假柵層狀結(jié)構(gòu)，所述假柵層狀結(jié)構(gòu)包括假柵介質(zhì)層400A和位于所述假柵介質(zhì)層400A背離所述隔離部STI一側(cè)的假柵400B。所述假柵層狀結(jié)構(gòu)的形成可以采用等離子體增強化學(xué)氣相沉積法(Plasma Enhanced ChemicalVapor Deposition，PECVD)或高密度等離子體化學(xué)氣相沉積法(HDPCVD)或分子束外延(Molecular Beam Epitaxy，MBE)或原子層沉積(Atomic layer deposition，ALD)或熱蒸發(fā)火氧化或磁控濺射等工藝。在本申請的一個優(yōu)選實施例中，所述假柵層狀結(jié)構(gòu)優(yōu)選橫跨所有的所述鍺鰭300，但在本申請的其他實施例中，所述假柵層狀結(jié)構(gòu)400A還可以橫跨1個或2個所述鍺鰭300，本申請對此并不做限定，具體視實際情況而定。

如圖15所示，圖15為圖14的俯視圖，對所述假柵層狀結(jié)構(gòu)進行圖形化，形成所述假柵結(jié)構(gòu)400，所述假柵結(jié)構(gòu)400覆蓋所述鍺鰭300的部分頂部表面和側(cè)壁表面，位于所述假柵結(jié)構(gòu)400朝向所述硅襯底一側(cè)的鍺鰭300為溝道區(qū)；同樣的，所述假柵結(jié)構(gòu)400包括假柵介質(zhì)層400A和位于所述假柵介質(zhì)層400A背離所述隔離部STI一側(cè)表面的假柵400B，所述假柵介質(zhì)層400A的材質(zhì)可以是氧化硅，所述假柵400B的材質(zhì)可以為多晶硅或非晶硅或微晶硅或多晶鍺或非晶鍺或非晶碳等，所述假柵介質(zhì)層400A和假柵400B的材質(zhì)選擇以提高與周圍其他材料的刻蝕選擇性。

在上述實施例的基礎(chǔ)上，在本申請的一個優(yōu)選實施例中，如圖16所示，所述減薄所述隔離部STI，使所述鍺鰭300暴露出來之后，所述在所述隔離部STI背離所述硅襯底100一側(cè)表面形成橫跨至少一個所述鍺鰭300的假柵結(jié)構(gòu)400之前還包括：

S1067：在所述硅鍺鰭200靠近所述鍺鰭300一端注入第一預(yù)設(shè)粒子，形成位于所述硅鍺鰭200與所述鍺鰭300之間的穿通停止層。

具體地，如圖17所示，在所述硅鍺鰭200靠近所述鍺鰭300一端注入第一預(yù)設(shè)粒子可以采用垂直和/或傾斜離子注入，隨后退火激活雜質(zhì)，形成與通常本征的硅鍺鰭200材質(zhì)、摻雜類型和濃度不同的穿通停止層200A，所述穿通停止層200A用于抑制減小FinFET沿垂直所述硅襯底100方向的泄漏電流。在本申請的一個實施例中，對于N型的FinFET，所述第一預(yù)設(shè)粒子可以是B或In或BF2等摻雜劑，對于P型的FinFET，所述第一預(yù)設(shè)粒子可以是As或P等摻雜劑。在本申請的另一個實施例中，所述第一預(yù)設(shè)粒子還可以是C或N或O等容易與所述硅鍺鰭200發(fā)生化學(xué)反應(yīng)的摻雜粒子，注入之后采用高溫退火(例如600℃-900℃，包括端點值)使得摻雜粒子與所述硅鍺鰭200的材料反應(yīng)形成絕緣體(例如氧化物或氮化物或碳化物等)，通過形成的絕緣體隔斷與所述硅襯底100之間的泄漏通路。還可以通過調(diào)整注入的劑量、能量、角度以及退火溫度，合理控制形成的所述穿通停止層200A的位置。

S108：在所述假柵結(jié)構(gòu)400兩側(cè)形成側(cè)墻，所述側(cè)墻覆蓋所述假柵結(jié)構(gòu)400的側(cè)面。

具體地，如圖18所示，先采用PECVD、磁控濺射等工藝形成氧化硅或氮氧化硅或類金剛石膜(DLC)等絕緣介質(zhì)材料，然后采用各向異性的刻蝕工藝去除水平部分(附圖18中B-B方向)而僅在所述假柵結(jié)構(gòu)400兩側(cè)保留形成的絕緣介質(zhì)材料，形成所述側(cè)墻500。

S109：在所述鰭部內(nèi)部、所述溝道區(qū)兩側(cè)形成源區(qū)和漏區(qū)。

具體地，在所述鰭部表面、所述溝道區(qū)兩側(cè)形成輕摻雜源漏區(qū)(包括LDD結(jié)構(gòu)的源區(qū)300S和漏區(qū)300D)。對于P型FinFET器件，所述輕摻雜源漏區(qū)通過注入B或In或BF₂等摻雜劑后采用尖峰退火、快速退火等工藝激活形成，對于N型FinFET器件，所述輕摻雜源漏區(qū)通過注入As或P等摻雜劑后采用尖峰退火、快速退火等工藝激活形成。所述輕摻雜源漏區(qū)的摻雜類型與所述穿通停止層200A相反。

然后清潔所述輕摻雜源漏區(qū)的頂部，去除注入、退火過程中的原生氧化物。最后通過提高摻雜劑劑量，注入的粒子類型與LDD結(jié)構(gòu)相同，形成如圖19所示的源區(qū)300S和漏區(qū)300D。

在上述實施例的基礎(chǔ)上，在本申請的另一個優(yōu)選實施例中，如圖20所示，所述在所述鰭部內(nèi)部、所述溝道區(qū)兩側(cè)形成源區(qū)300S和漏區(qū)300D之后還包括：

S1091：在所述源區(qū)300S和漏區(qū)300D內(nèi)部注入第二預(yù)設(shè)粒子，形成位于所述鍺鰭300頂部的抬升源區(qū)和抬升漏區(qū)。

具體地，如圖21所示，在所述源區(qū)300S和漏區(qū)300D內(nèi)部注入第二預(yù)設(shè)粒子之前，需要采用稀釋的氫氟酸等溶液清潔所述輕摻雜源漏區(qū)的頂部，去除注入、退火過程中的原生氧化物。然后采用選擇性外延生長技術(shù)在所述源區(qū)300S或漏區(qū)300D上外延生長第二預(yù)設(shè)粒子材質(zhì)的抬升源區(qū)HS和抬升漏區(qū)HD，并且同時采用原位摻雜技術(shù)形成了高濃度。對于N型FinFET，所述第二預(yù)設(shè)粒子為SiGe或SiGeC或SiC；對于P型FinFET，所述第二預(yù)設(shè)粒子為GeSn。所述抬升源區(qū)HS和抬升漏區(qū)HD可以向位于所述假柵結(jié)構(gòu)400下方的溝道層施加不同的應(yīng)力，從而有效地增加所述溝道區(qū)載流子遷移率，進而增加所述FinFET的響應(yīng)速度。

圖22為沿圖21的B-B線方向的剖視圖；在圖22中，所述抬升源區(qū)HS和抬升漏區(qū)HD的形狀為菱形或鉆石型。

S110：形成覆蓋所述鰭部、隔離部STI側(cè)面和頂面以及所述側(cè)墻500側(cè)面的層間介質(zhì)層。

圖23為圖21沿A-A線的剖視圖，所述層間介質(zhì)層(ILD)采用旋涂或噴涂或絲網(wǎng)印刷或DVD等工藝形成低K材料的ILD，包括但不限于有機低K材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低K材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低K材料(例如二硅三氧烷(SSQ)基多孔低K材料、多孔二氧化硅、多孔SiOCH、摻C二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)。優(yōu)選地，采用CMP工藝平坦化ILD直至暴露出所述假柵結(jié)構(gòu)400頂部，形成如圖24所示的層間介質(zhì)層。

S111：采用后柵工藝去除所述假柵結(jié)構(gòu)400，形成柵極結(jié)構(gòu)。

如圖25，所述采用后柵工藝去除所述假柵結(jié)構(gòu)400，形成柵極結(jié)構(gòu)包括：

去除所述假柵結(jié)構(gòu)400，留下柵極開口；

在所述柵極開口中沉積高K材料，形成柵極介質(zhì)層600A；

在所述柵極介質(zhì)層表面沉積導(dǎo)電材料，形成柵極600B。

沉積高K材料和導(dǎo)電材料所采用的工藝可以為HDPCVD或MOCVD或MBE或ALD。所述高K材料包括但不限于氮化物(例如SiN、AlN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)；鈣鈦礦相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。所述柵極的材料包括但不限于多晶硅、多晶鍺硅、或金屬，其中金屬可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物，所述柵極600B中還可摻雜有C、F、N、O、B、P、As等元素以調(diào)節(jié)功函數(shù)。

在上述實施例的基礎(chǔ)上，在本申請的一個優(yōu)選實施例中，所述柵極介質(zhì)層與柵極之間還優(yōu)選通過PVD、CVD、ALD等常規(guī)方法形成氮化物的阻擋層，阻擋層材質(zhì)為M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M為Ta、Ti、Hf、Zr、Mo、W或其它元素。更優(yōu)選地，所述柵極與阻擋層不僅采用上下疊置的復(fù)合層結(jié)構(gòu)，還可以采用混雜的注入摻雜層結(jié)構(gòu)，也即構(gòu)成所述柵極與阻擋層的材料同時沉積在所述柵極介質(zhì)層上，因此所述柵極600B包括上述阻擋層的材料。之后，進一步刻蝕ILD形成暴露所述抬升源區(qū)HS和抬升漏區(qū)HD的接觸孔，在接觸孔內(nèi)填充W、Al、Cu、Ti、Ta、Mo等金屬、金屬合金、金屬氮化物等形成接觸塞。并進一步優(yōu)選地在此之前在接觸孔內(nèi)形成鎳基金屬硅化物以降低接觸電阻。

相應(yīng)的，本申請實施例還提供了一種鰭式場效應(yīng)晶體管，如圖26所示，包括：

位于所述硅襯底100表面的多個鰭部，所述鰭部包括位于所述硅襯底100表面的硅鍺鰭200以及位于所述硅鍺鰭200背離所述硅襯底100一側(cè)表面的鍺鰭300；

位于相鄰的所述鰭部之間的隔離部；

位于所述鍺鰭300內(nèi)部背離所述硅襯底100一端的源區(qū)300S、溝道區(qū)(附圖26中未標(biāo)出)和漏區(qū)300D，所述溝道區(qū)位于所述源區(qū)300S和漏區(qū)300D之間；

位于所述鍺鰭300背離所述硅襯底100一側(cè)表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)橫跨至少一個所述鍺鰭300，覆蓋所述鍺鰭300的部分頂部表面和側(cè)壁表面，所述柵極結(jié)構(gòu)朝向所述硅襯底100一側(cè)的鍺鰭300為所述溝道區(qū)；

位于所述柵極結(jié)構(gòu)兩側(cè)，覆蓋所述柵極結(jié)構(gòu)側(cè)面的側(cè)墻500；

覆蓋所述鍺鰭300、隔離部側(cè)面和頂面以及所述側(cè)墻500側(cè)面的層間介質(zhì)層ILD。

由于所述硅鍺鰭200在所述硅襯底100與所述鍺鰭300之間，起到了應(yīng)變緩沖層的作用，減少了鍺與硅之間的晶格失配程度，從而為鍺鰭300的形成建立前提條件，避免直接將鍺材料填入所述隔離部STI之間的小尺寸縫隙中而出現(xiàn)鍺無法將縫隙填滿而使得鍺鰭300存在形態(tài)缺陷，進而使得FinFET器件出現(xiàn)可靠性下降的情況出現(xiàn)。

需要說明的是，所述層間介質(zhì)層ILD(ILD)采用旋涂或噴涂或絲網(wǎng)印刷或DVD等工藝形成低K材料的ILD，包括但不限于有機低K材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低K材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低K材料(例如二硅三氧烷(SSQ)基多孔低K材料、多孔二氧化硅、多孔SiOCH、摻C二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)。

還需要說明的是，具體的，所述柵極結(jié)構(gòu)包括：位于所述溝道區(qū)背離所述硅襯底100一側(cè)表面的柵極介質(zhì)層600A；

位于所述柵極介質(zhì)層背離所述硅襯底100一側(cè)表面的柵極600B。

所述柵極介質(zhì)層600A通過沉積高K材料形成，所述柵極600B通過沉積導(dǎo)電材料形成，沉積高K材料和導(dǎo)電材料所采用的工藝可以為HDPCVD或MOCVD或MBE或ALD。所述高K材料包括但不限于氮化物(例如SiN、AlN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)；鈣鈦礦相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。所述柵極的材料包括但不限于多晶硅、多晶鍺硅、或金屬，其中金屬可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物，所述柵極中還可摻雜有C、F、N、O、B、P、As等元素以調(diào)節(jié)功函數(shù)。

在上述實施例的基礎(chǔ)上，在本申請的一個具體實施例中，所述硅鍺鰭200的材料為Si_1-xGe_x，其中，x的取值范圍為0-0.7，包括端點值。但本申請對x的具體取值并不做限定，具體視實際情況而定。

在上述實施例的基礎(chǔ)上，在本申請的另一個實施例中，所述硅鍺鰭200具有向所述硅襯底100方向延伸的突起結(jié)構(gòu)。

這個突起結(jié)構(gòu)使得所述硅鍺鰭200在外延生長過程中減少了與所述硅襯底100之間的晶格失配，使所述硅鍺鰭200的形貌更加良好。

在上述實施例的基礎(chǔ)上，在本申請的一個優(yōu)選實施例中，如圖25所示，所述鰭式場效應(yīng)晶體管還包括：

位于所述硅鍺鰭200和所述鍺鰭300之間的穿通停止層，所述穿通停止層通過向所述硅鍺鰭200注入第一預(yù)設(shè)粒子形成。

具體地，在所述硅鍺鰭200靠近所述鍺鰭300一端注入第一預(yù)設(shè)粒子可以采用垂直和/或傾斜離子注入，隨后退火激活雜質(zhì)，形成與通常本征的硅鍺鰭200材質(zhì)、摻雜類型和濃度不同的穿通停止層，所述穿通停止層用于抑制減小FinFET沿垂直所述硅襯底100方向的泄漏電流。在本申請的一個實施例中，對于N型的FinFET，所述第一預(yù)設(shè)粒子可以是B或In或BF2等摻雜劑，對于P型的FinFET，所述第一預(yù)設(shè)粒子可以是As或P等摻雜劑。在本申請的另一個實施例中，所述第一預(yù)設(shè)粒子還可以是C或N或O等容易與所述硅鍺鰭200發(fā)生化學(xué)反應(yīng)的摻雜粒子，注入之后采用高溫退火(例如600℃-900℃，包括端點值)使得摻雜粒子與所述硅鍺鰭200的材料反應(yīng)形成絕緣體(例如氧化物或氮化物或碳化物等)，通過形成的絕緣體隔斷與所述硅襯底100之間的泄漏通路。還可以通過調(diào)整注入的劑量、能量、角度以及退火溫度，合理控制形成的所述穿通停止層的位置。

在上述實施例的基礎(chǔ)上，在本申請的另一個優(yōu)選實施例中，如圖25所示，所述鰭式場效應(yīng)晶體管還包括：

位于所述鰭部背離所述硅襯底100一端的抬升源區(qū)HS和抬升漏區(qū)HD，所述抬升源區(qū)HS和抬升漏區(qū)HD通過向所述鍺鰭300注入第二預(yù)設(shè)粒子形成。

需要說明的是，所述抬升源區(qū)HS和抬升漏區(qū)HD可以向位于所述假柵結(jié)構(gòu)400下方的溝道層施加不同的應(yīng)力，從而有效地增加所述溝道區(qū)載流子遷移率，進而增加所述FinFET的響應(yīng)速度。

還需要說明的是，對于N型FinFET，所述第二預(yù)設(shè)粒子為SiGe或SiGeC或SiC；對于P型FinFET，所述第二預(yù)設(shè)粒子為GeSn。本申請對所述第二預(yù)設(shè)粒子的具體種類并不做限定，具體視實際情況而定。

如圖22所示，所述抬升源區(qū)HS和抬升漏區(qū)HD的形狀為菱形或鉆石型。

綜上所述，本申請實施例提供了一種鰭式場效應(yīng)晶體管及其制備方法，其中，利用所述鰭式場效應(yīng)晶體管的制備方法制備FinFET器件時，在具有多個分立的硅鰭部的硅襯底100表面先形成所述隔離部，然后利用刻蝕法去除所述硅鰭部以在所述隔離部之間形成多個縫隙；在所述隔離部之間的縫隙中外延生長鍺化硅，形成硅鍺鰭200，并在外延生長過程中原位刻蝕所述硅鍺鰭200，使所述硅鍺鰭200的高度小于所述隔離部的高度，為所述鍺鰭300的生長預(yù)留空間；最后在所述硅鍺鰭200表面外延生長鍺，形成鍺鰭300。由于所述硅鍺鰭200在所述硅襯底100與所述鍺鰭300之間，起到了應(yīng)變緩沖層的作用，減少了鍺與硅之間的晶格失配程度，從而為鍺鰭300的形成建立前提條件，避免直接將鍺材料填入所述隔離部之間的小尺寸縫隙中而出現(xiàn)鍺無法將縫隙填滿而使得鍺鰭300存在形態(tài)缺陷，進而使得FinFET器件出現(xiàn)可靠性下降的情況出現(xiàn)。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。