本申請案享有以日本專利申請案2015-173209號(申請日：2015年9月2日)作為基礎申請案的優(yōu)先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內(nèi)容。

技術領域

本發(fā)明的實施方式涉及一種半導體裝置的制造方法。

背景技術：

存在具有n型半導體區(qū)域與p型半導體區(qū)域交替設置的超級結構造(以下稱為SJ構造)的半導體裝置。通過設置SJ構造，能夠提高半導體裝置的耐電壓。此時，n型半導體區(qū)域所含的n型雜質(zhì)量與p型半導體區(qū)域所含的p型雜質(zhì)量的差越小，越能提高半導體裝置的耐電壓。

技術實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠減小n型半導體區(qū)域所含的n型雜質(zhì)量與p型半導體區(qū)域所含的p型雜質(zhì)量的差的半導體裝置的制造方法。

實施方式的半導體裝置的制造方法具有：形成第1開口的步驟；離子注入第2導電型的雜質(zhì)的步驟；及形成第2導電型的第3半導體層的步驟。

在形成所述第1開口的步驟中，在設置在第1導電型的第1半導體層之上的第1導電型的第2半導體層形成第1開口，該第1開口沿相對于從所述第1半導體層朝向所述第2半導體層的第1方向垂直的所述第2方向延伸，且在相對于所述第1方向及所述第2方向垂直的第3方向上，上部的尺寸比下部的尺寸長。

在所述離子注入步驟中，對所述第1開口的所述下部的側面離子注入第2導電型的雜質(zhì)。

在形成所述第3半導體層的步驟中，在所述第1開口的內(nèi)部形成所述第3半導體層。

附圖說明

圖1是表示使用第1實施方式的半導體裝置的制造方法制造的半導體裝置的一部分的立體剖視圖。

圖2A及B是表示第1實施方式的半導體裝置的制造方法的步驟剖視圖。

圖3A及B是表示第1實施方式的半導體裝置的制造方法的步驟剖視圖。

圖4A及B是表示第1實施方式的半導體裝置的制造方法的步驟剖視圖。

圖5A及B是表示第1實施方式的變形例的半導體裝置的制造方法的步驟剖視圖。

圖6A及B是表示第2實施方式的半導體裝置的制造方法的步驟剖視圖。

圖7A及B是表示第2實施方式的半導體裝置的制造方法的步驟剖視圖。

具體實施方式

以下，一面參照附圖一面對本發(fā)明的各實施方式進行說明。

此外，附圖是示意性或概念性的圖，各部分的厚度與寬度的關系、部分間的大小的比率等未必與實際情況相同。另外，即便在表示相同部分的情況下，也會存在相互的尺寸或比率根據(jù)附圖而不同地表示的情況。

另外，在本申請案的說明書及各圖中，對與已經(jīng)說明的要素相同的要素標注相同符號，并適當省略詳細說明。

在各實施方式的說明中使用XYZ正交坐標系統(tǒng)。將從n⁺型漏極區(qū)域8朝向n^-型半導體區(qū)域1的方向設為Z方向(第1方向)，將垂直于Z方向且相互正交的兩個方向設為X方向(第3方向)及Y方向(第2方向)。

在以下的說明中，n⁺、n^-及p⁺、p、p^-的表記表示各導電型中的雜質(zhì)濃度的相對高低。即，標有“+”的表記表示較未標有“+”及“-”的任一者的表記而雜質(zhì)濃度相對較高，標有“-”的表記表示較未標有任何標記的表記而雜質(zhì)濃度相對較低。

關于以下所說明的各實施方式，也可使各半導體區(qū)域的p型與n型反轉而實施各實施方式。

(第1實施方式)

圖1是表示使用第1實施方式的半導體裝置的制造方法制造的半導體裝置100的一部分的立體剖視圖。

半導體裝置100例如是MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)。

如圖1所示，半導體裝置100具有n⁺型(第1導電型)漏極區(qū)域8、n^-型半導體區(qū)域1、n^-型半導體區(qū)域2、p型(第2導電型)半導體區(qū)域3、p^-型半導體區(qū)域4、p型基極區(qū)域5、n⁺型源極區(qū)域6、p⁺型接點區(qū)域7、柵極電極10、柵極絕緣層11、漏極電極30、及源極電極31。

漏極電極30設置在半導體裝置100的下表面。

n⁺型漏極區(qū)域8設置在漏極電極30之上，且與漏極電極30電連接。

n^-型半導體區(qū)域1設置在n⁺型漏極區(qū)域8之上。

n^-型半導體區(qū)域2設置在n^-型半導體區(qū)域1的一部分之上。

p型半導體區(qū)域3設置在n^-型半導體區(qū)域1的另一部分之上。

p^-型半導體區(qū)域4設置在p型半導體區(qū)域3之上。p^-型半導體區(qū)域4的X方向上的長度比p型半導體區(qū)域3的X方向上的長度長。

n^-型半導體區(qū)域2、p型半導體區(qū)域3、及p^-型半導體區(qū)域4沿Y方向延伸。另外，在X方向上設置著多個n^-型半導體區(qū)域2。p型半導體區(qū)域3及p^-型半導體區(qū)域4設置在n^-型半導體區(qū)域2彼此之間。

通過在X方向上交替地設置n^-型半導體區(qū)域2與p型半導體區(qū)域3及p^-型半導體區(qū)域4而形成SJ構造。

此外，n^-型半導體區(qū)域1及n^-型半導體區(qū)域2可為設置在一個半導體層中的區(qū)域，也可為設置在互不相同的半導體層中的區(qū)域。另外，n^-型半導體區(qū)域1中的n型雜質(zhì)濃度與n^-型半導體區(qū)域2中的n型雜質(zhì)濃度也可不同。

在n^-型半導體區(qū)域2及p^-型半導體區(qū)域4之上設置著p型基極區(qū)域5。n⁺型源極區(qū)域6及p⁺型接點區(qū)域7選擇性地設置在p型基極區(qū)域5之上。

柵極電極10在X方向上與p型基極區(qū)域5并排。在柵極電極10與n^-型半導體區(qū)域2、p型基極區(qū)域5、及n⁺型源極區(qū)域6的各者之間設置著柵極絕緣層11。

p型基極區(qū)域5、n⁺型源極區(qū)域6、p⁺型接點區(qū)域7、及柵極電極10在X方向上設置著多個，且分別沿Y方向延伸。

源極電極31設置在半導體裝置100的上表面，且位于n⁺型源極區(qū)域6及p⁺型接點區(qū)域7之上。源極電極31與n⁺型源極區(qū)域6及p⁺型接點區(qū)域7電連接。另外，在源極電極31與柵極電極10之間設置著柵極絕緣層11，這些電極電分離。

在對漏極電極30施加相對于源極電極31為正電壓的狀態(tài)下，對柵極電極10施加閾值以上的電壓，由此MOSFET成為接通狀態(tài)。此時，在p型基極區(qū)域5中，在柵極絕緣層11附近形成通道(反轉層)。通過n⁺型源極區(qū)域6注入的電子通過該通道，且流過 n^-型半導體區(qū)域2及n^-型半導體區(qū)域1而從漏極電極30排出。

當MOSFET為斷開狀態(tài)，且相對于源極電極31而對漏極電極30施加正電壓時，耗盡層從n^-型半導體區(qū)域2與p型半導體區(qū)域3的pn結及n^-型半導體區(qū)域2與p^-型半導體區(qū)域4的pn結朝各個半導體區(qū)域擴散。通過從pn結擴散的該耗盡層而能夠提高半導體裝置的耐電壓。

接下來，使用圖2～圖4對第1實施方式的半導體裝置的制造方法進行說明。

圖2～圖4是表示第1實施方式的半導體裝置的制造方法的步驟剖視圖。

首先，在n⁺型半導體層8a(第1半導體層)之上形成n^-型半導體層1a(第2半導體層)。然后，在n^-型半導體層1a之上形成絕緣層IL1。其次，在絕緣層IL1之上形成光阻層PR并進行圖案化。將經(jīng)圖案化的光阻層PR用作掩模，通過RIE(Reactive Ion Etching，反應性離子蝕刻)法如圖2A所示般在絕緣層IL1形成開口OP1(第2開口)。開口OP1沿Y方向延伸。另外，開口OP1的寬度W1(X方向上的尺寸)比開口OP1彼此之間的距離短。

其次，將光阻層PR及絕緣層IL1用作掩模，如圖2B所示般在n^-型半導體層1a形成開口OP2(第1開口)。

開口OP2沿Y方向延伸。開口OP2的下部的寬度(X方向上的尺寸)比寬度W1窄。開口OP2的上部的寬度比寬度W1寬。開口OP2具有第1側面S1及第2側面S2。第1側面S1位于比第2側面S2更靠上方。第2側面S2相對于n⁺型半導體層8a的斜度比第1側面S1相對于n⁺型半導體層8a的斜度大。即，第2側面S2與X-Y面之間的角度比第1側面S1與X-Y面之間的角度大。第1側面S1相對于n⁺型半導體層8a的斜度及第2側面S2相對于n⁺型半導體層8a的斜度為45度以上。

開口OP2例如通過如下方法形成，即，在對n^-型半導體層1a進行利用CDE(Chemical Dry Etching，化學干式蝕刻)法的各向同性蝕刻之后，進行利用RIE法的各向異性蝕刻。此時，以如下方式形成開口OP2，即，使形成著第1側面S1的部分的寬度的至少一部分比寬度W1寬，使形成著第2側面S2的部分的寬度的至少一部分比寬度W1窄。

在圖2B所示的例子中，形成著第1側面S1的部分的寬度比寬度W1寬，形成著第2側面S2的部分的寬度的一部分比寬度W1窄。在圖2B所示的例子中，形成著第1側面S1的部分的Z方向上的尺寸D1比形成著第2側面S2的部分的Z方向上的尺寸D2短。

然后，通過開口OP1對n^-型半導體層1a離子注入p型雜質(zhì)。此時，因為開口OP2的上部的寬度比開口OP1的寬度寬，所以p型雜質(zhì)主要被離子注入至開口OP2的下部。例如，在圖2B所示的構造的情況下，p型雜質(zhì)被離子注入至開口OP2的底面及第2側 面S2的下方。

其次，去除光阻層PR，使p^-型半導體層3a外延生長而埋入開口OP2。因為在之前的步驟中對開口OP2的下部選擇性地進行離子注入，所以在開口OP2的上部形成著p^-型半導體區(qū)域4a。與此相對，在開口OP2的下部形成著p型半導體區(qū)域3。進而，此時，p型半導體區(qū)域3具有第1部分P1、及p型雜質(zhì)濃度比第1部分P1高的第2部分P2。這是因為：在之前的步驟中，對開口OP2的底部及側壁進行離子注入，p型半導體區(qū)域3的外側的p型雜質(zhì)濃度變得比中心的p型雜質(zhì)濃度高。

繼而，將絕緣層IL1用作擋止體，通過CMP(Chemical Mechanical Polishing，化學機械研磨)法研磨p^-型半導體層3a的上表面。繼而，去除絕緣層IL1，對p^-型半導體層3a的上表面進行蝕刻，由此使p^-型半導體層3a的上表面平坦化。將此時的情況示于圖3A。

然后，對n^-型半導體層1a的表面及p^-型半導體區(qū)域4a的表面離子注入p型雜質(zhì)而使其活化，由此形成p型基極區(qū)域5(第1半導體區(qū)域)。此時，p^-型半導體區(qū)域4a中的除p型基極區(qū)域5以外的區(qū)域相當于圖1所示的p^-型半導體區(qū)域4。另外，位于p型半導體區(qū)域3彼此之間及p^-型半導體區(qū)域4彼此之間的n^-型半導體層1a的一部分相當于圖1所示的n^-型半導體區(qū)域2。

然后，形成貫通p型基極區(qū)域5且到達n^-型半導體層1a的開口OP3(第3開口)。其次，通過熱氧化而如圖3B所示般，沿開口OP3的內(nèi)壁及p型基極區(qū)域5的表面形成絕緣層IL2(第1絕緣層)。

然后，在絕緣層IL2之上，通過CVD(Chemical Vapor Deposition，化學氣相沉積)法形成埋入開口OP3的導電層。其次，對該導電層的上表面進行蝕刻而使其后退，由此在各個開口OP3的內(nèi)部形成柵極電極10。

然后，對p型基極區(qū)域5的表面的一部分離子注入n型雜質(zhì)。其次，對p型基極區(qū)域5的表面的另一部分離子注入p型雜質(zhì)而使其活化，由此形成n⁺型源極區(qū)域6(第2半導體區(qū)域)及p⁺型接點區(qū)域7。其次，在絕緣層IL2之上形成覆蓋柵極電極10的絕緣層IL3。

然后，以使n⁺型源極區(qū)域6及p⁺型接點區(qū)域7露出的方式將絕緣層IL2及IL3圖案化。通過該步驟而形成圖1所示的柵極絕緣層11。其次，在n⁺型源極區(qū)域6及p⁺型接點區(qū)域7之上形成覆蓋柵極絕緣層11的金屬層。將該金屬層圖案化，由此如圖4B所示般形成源極電極31。

然后，研磨n⁺型半導體層8a的背面直到n⁺型半導體層8a成為特定的厚度為止。之 后，在經(jīng)研磨的n⁺型半導體層8a的背面形成金屬層而形成漏極電極30，由此獲得圖1所示的半導體裝置100。

在所述制造方法中，用以使各半導體區(qū)域所含的雜質(zhì)活化的熱處理，可在每次進行用以形成各半導體區(qū)域的離子注入時執(zhí)行，也可在多次進行離子注入步驟之后一次性執(zhí)行。在形成p型半導體區(qū)域3、p^-型半導體區(qū)域4、及p型基極區(qū)域5時進行的熱處理，也可例如與用以形成絕緣層IL2的熱氧化的步驟同時進行。即，也可通過形成絕緣層IL2時的熱處理而使雜質(zhì)活化。

在所述制造方法中，在形成p型基極區(qū)域5之后形成開口OP3，其后形成n⁺型源極區(qū)域6及p⁺型接點區(qū)域7。然而，并不限于此，也可在形成開口OP3之后形成p型基極區(qū)域5、n⁺型源極區(qū)域6、及p⁺型接點區(qū)域7，也可在形成這些半導體區(qū)域之后形成開口OP3。關于這些半導體區(qū)域的形成順序，也能夠適當進行變更。

此處，對本實施方式的制造方法中的各構成要素的材料的一例進行說明。

n⁺型半導體層8a、n^-型半導體層1a、及p^-型半導體層3a含有硅、碳化硅、氮化鎵、或砷化鎵作為半導體材料。

作為n型雜質(zhì)，可使用砷、磷、或銻。

作為P型雜質(zhì)，可使用硼。

絕緣層IL1～IL3含有氧化硅等絕緣材料。

埋入至開口OP3的內(nèi)部的導電層含有多晶硅等導電材料。

用以形成漏極電極30及源極電極31的金屬層含有鋁等金屬材料。

接下來，對本實施方式的制造方法的效果進行說明。

如已經(jīng)敘述般，通過設置SJ構造而能夠提高半導體裝置的耐電壓。針對形成SJ構造的n型半導體區(qū)域與p型半導體區(qū)域，各個區(qū)域中的雜質(zhì)量的差越小則越能提高耐電壓。

SJ構造能夠通過在n^-型半導體層形成開口，且將p型半導體層埋入至該開口而形成。開口的上部的半導體層的成膜速度比開口的下部的成膜速度快。因此，如果在開口的下部被半導體層埋入之前開口的上部被堵塞，那么會形成孔隙。為了降低形成孔隙的可能性，較理想為使開口的上部的寬度比開口的下部的寬度寬。

然而，在使開口的上部的寬度比開口的下部的寬度寬，且在該開口的內(nèi)部形成著p型半導體區(qū)域的情況下，p型半導體區(qū)域的上部的體積會變得比下部的體積大。因此，在設置在開口的內(nèi)部的p型半導體區(qū)域的p型雜質(zhì)濃度在Z方向上相同的情況下，p型半導體區(qū)域的上部的p型雜質(zhì)量變得比下部的p型雜質(zhì)量多。

因此，為了提高半導體裝置的耐電壓，較理想為使p型半導體區(qū)域的下部的p型雜質(zhì)濃度比上部的p型雜質(zhì)濃度高。

針對該方面，在本實施方式的制造方法中，通過開口OP1對開口OP2的下部選擇性地離子注入p型雜質(zhì)，其后，利用p^-型半導體層3a埋入開口OP2。通過采用這種方法，能夠在開口OP2的下部形成p型半導體區(qū)域3，且在開口OP2的上部形成p^-型半導體區(qū)域4a。

即，根據(jù)本實施方式的制造方法，即便在開口OP2的上部的寬度比下部的寬度寬的情況下，也能夠使p型半導體區(qū)域的下部的p型雜質(zhì)濃度比上部的p型雜質(zhì)濃度高，從而減小p型半導體區(qū)域的上部的p型雜質(zhì)量與下部的p型雜質(zhì)量的差。其結果，能夠降低形成孔隙的可能性，并且提高半導體裝置的耐電壓。

在本實施方式的制造方法中，較理想為以使形成著第2側面S2的部分的寬度的至少一部分變得比寬度W1窄的方式形成開口OP2。通過形成這種構造的開口OP2，當通過開口OP1離子注入p型雜質(zhì)時，除將離子注入至開口OP2的底面以外，還將離子注入至第2側面S2的至少一部分。通過對第2側面S2離子注入p型雜質(zhì)，與僅將p型雜質(zhì)離子注入至底面的情況相比，能夠減小p型半導體區(qū)域的上部的p型雜質(zhì)量與下部的p型雜質(zhì)量的差。

因為第1側面S1相對于n⁺型半導體層8a的斜度比第2側面S2相對于n⁺型半導體層8a的斜度小，所以如果尺寸D1變長，那么p^-型半導體層3a的上部的體積增加。

因此，在本實施方式的制造方法中，較理想為以使尺寸D1變得比尺寸D2短的方式形成開口OP2。通過使尺寸D1比尺寸D2短，與尺寸D1比尺寸D2長的情況相比，能夠減小p型半導體區(qū)域的上部的p型雜質(zhì)量與下部的p型雜質(zhì)量的差。

形成在第1側面S1之上的p型半導體區(qū)域的體積比形成在第2側面S2之上的p型半導體區(qū)域的體積大。因此，為了更進一步減小p型半導體區(qū)域的上部的p型雜質(zhì)量與下部的p型雜質(zhì)量的差，較理想為使形成著第1側面S1的部分的寬度及形成著第2側面S2之部分的寬度的一部分比寬度W1寬。即，較理想為對開口OP2的底部及第2側面S2的下方選擇性地離子注入p型雜質(zhì)。

(第1變形例)

在圖1所示的半導體裝置100及圖2～圖4所示的半導體裝置的制造方法中，說明了對柵極電極10設置在開口OP3的內(nèi)部的溝槽柵極型MOSFET應用本實施方式的發(fā)明的情況。

本實施方式的發(fā)明并不限于溝槽柵極型MOSFET，也可應用于在半導體層的上表面 之上設置著柵極電極的平面柵極型MOSFET。

使用圖5對該情況的一例進行說明。

圖5是表示第1實施方式的變形例的半導體裝置的制造方法的步驟剖視圖。

首先，進行與圖2A～圖3A所示的步驟相同的步驟，形成p型半導體區(qū)域3及p^-型半導體區(qū)域4a。然后，對p^-型半導體區(qū)域4a的表面離子注入用以形成p型基極區(qū)域5的p型雜質(zhì)。其次，對離子注入有p型雜質(zhì)的區(qū)域的表面，依次離子注入用以形成源極區(qū)域的n型雜質(zhì)及用以形成接點區(qū)域的p型雜質(zhì)。繼而，通過進行熱氧化而使離子注入的雜質(zhì)活化，并且在n^-型半導體層1a及p^-型半導體層3a之上形成絕緣層IL2。將此時的情況示于圖5A。絕緣層IL2是以覆蓋n^-型半導體層1a、p型基極區(qū)域5、n⁺型源極區(qū)域6、及p⁺型接點區(qū)域7的方式而形成。

其次，在絕緣層IL2之上形成導電層，并將該導電層圖案化。通過該步驟，形成介隔絕緣層IL2而與n^-型半導體層1a、p型基極區(qū)域5、及n⁺型源極區(qū)域6對向的柵極電極10。

然后，在絕緣層IL2之上形成覆蓋柵極電極10的絕緣層IL3。其次，將絕緣層IL2及IL3圖案化，如圖5B所示般，使n⁺型源極區(qū)域6及p⁺型接點區(qū)域7露出。其后，與圖4B以后的步驟同樣地形成源極電極31及漏極電極30，由此獲得平面柵極型半導體裝置。

在平面柵極型半導體裝置的制造中，通過使用本實施方式的制造方法，也能夠降低形成孔隙的可能性并且提高半導體裝置的耐電壓。

(第2實施方式)

使用圖6及圖7對第2實施方式的半導體裝置的制造方法進行說明。

圖6及圖7是表示第2實施方式的半導體裝置的制造方法的步驟剖視圖。

首先，進行與圖2A及圖2B所示的步驟相同的步驟，在n^-型半導體層1a形成開口OP2。其次，通過濕式蝕刻法而選擇性地對光阻層PR的一部分及絕緣層IL1的一部分進行蝕刻。通過該步驟，如圖6A所示般去除光阻層PR及絕緣層IL1的覆蓋著開口OP2的部分。

然后，在配置著n⁺型半導體層8a及n^-型半導體層1a的空間中，通過形成含有p型雜質(zhì)的氣體的等離子體而使p型雜質(zhì)沉積于開口OP2的內(nèi)壁。通過該步驟，如圖6B所示般形成含有p型雜質(zhì)的雜質(zhì)層9。

然后，形成稀有氣體的等離子體，并且對n⁺型半導體層8a施加電壓而引入稀有氣體離子。此時，將進行處理的空間設定為第1壓力。第1壓力比下述的第2壓力低。

在壓力較低的空間中，離子的平均自由行程變長，在空間中移動的離子的能量變大。因此，朝向n⁺型半導體層8a引入的離子碰撞于開口OP2的內(nèi)壁而濺鍍雜質(zhì)層9。

離子碰撞時的濺鍍率在離子的入射角度為45度～60度左右變得最大，隨著入射角度接近0度或90度而變小。如在第1實施方式中所述般，第1側面S1相對于n⁺型半導體層8a的斜度及第2側面S2相對于n⁺型半導體層8a的斜度均為45度以上，第2側面S2相對于n⁺型半導體層8a的斜度比第1側面S1相對于n⁺型半導體層8a的斜度大。因此，離子對第1側面S1的濺鍍率變得比離子對第2側面S2的濺鍍率大。

其結果，如圖7A所示，形成在第1側面S1之上的雜質(zhì)層9的膜厚變得比形成在第2側面S2之上的雜質(zhì)層9的膜厚薄?；蛘?，去除形成在第1側面S1之上的雜質(zhì)層9。

然后，維持形成著稀有氣體的等離子體的狀態(tài)，將進行處理的空間的壓力設為比第1壓力高的第2壓力，并且減小對n⁺型半導體層8a施加的電壓。

也可在進行圖7A所示的步驟之后，使稀有氣體的等離子體消失，在將處理空間設定為第2壓力之后，再次形成稀有氣體的等離子體。也可在進行圖7A所示的步驟之后，停止對n⁺型半導體層8a施加電壓，在形成稀有氣體的等離子體之后，再次開始對n⁺型半導體層8a施加電壓。

在壓力較高的空間中，離子的平均自由行程變短，在空間中移動的離子的能量變小。因此，即便在離子碰撞于開口OP2的側面的情況下，也難以濺鍍雜質(zhì)層9，與離子碰撞的雜質(zhì)被壓入至n^-型半導體層1a中。即，通過對n^-型半導體層1a表面壓入雜質(zhì)，而進行向n^-型半導體層1a表面的離子注入。

然后，去除光阻層PR，形成p^-型半導體層3a而埋入開口OP2。繼而，研磨p^-型半導體層3a的上表面。其次，去除絕緣層IL1而使p^-型半導體層3a的上表面平坦化。其次，進行熱處理，由此如圖7B所示般，形成p型半導體區(qū)域3及p^-型半導體區(qū)域4a。另外，此時，與圖3A同樣地，在p型半導體區(qū)域3形成著第1部分P1及p型雜質(zhì)濃度比第1部分P1高的第2部分P2。

其后，進行與圖4A及圖4B相同的步驟，形成柵極電極10、n⁺型源極區(qū)域6、p⁺型接點區(qū)域7、源極電極31、及漏極電極30等，由此獲得半導體裝置。

在所述實施方式的制造方法中，作為含有p型雜質(zhì)的氣體，例如可使用二硼烷(B₂H₆)、三氟化硼(BF₃)、三氯化硼(BC1₃)、三溴化硼(BBr₃)等。

作為稀有氣體，可使用含有氦氣、氖氣、氬氣、氪氣、及氙氣中的至少一種的氣體。

在本實施方式的制造方法中，在使形成在第1側面S1之上的雜質(zhì)層9的膜厚比形成在第2側面S2之上的雜質(zhì)層9的膜厚薄之后，使離子碰撞于雜質(zhì)層9，由此對n^-型半 導體層1a進行離子注入。

根據(jù)本實施方式的制造方法，與第1實施方式的制造方法同樣地，能夠使p型半導體區(qū)域的下部的p型雜質(zhì)濃度比上部的p型雜質(zhì)濃度高。

即，根據(jù)本實施方式的制造方法，也能夠降低形成孔隙的可能性，并且提高半導體裝置的耐電壓。

關于以上所說明的各實施方式中的各半導體區(qū)域之間的雜質(zhì)濃度的相對高低，例如可使用SCM(Scanning Capacitance Microscope，掃描型靜電電容顯微鏡)進行確認。此外，各半導體區(qū)域中的載流子濃度可視為與在各半導體區(qū)域中活化的雜質(zhì)濃度相等。因此，關于各半導體區(qū)域之間的載流子濃度的相對高低，也可使用SCM進行確認。

另外，關于各半導體區(qū)域中的雜質(zhì)濃度，例如可通過SIMS(Secondary Ion Mass Spectrometry，二次離子質(zhì)譜法)進行測定。

以上雖然對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為例子而提出者，并非意在限定發(fā)明的范圍。這些新穎的實施方式能以其他各種方式實施，且可在不脫離發(fā)明的主旨的范圍內(nèi)，進行各種省略、替換、變更。關于實施方式所包含的例如n^-型半導體區(qū)域1、n^-型半導體層1a、n^-型半導體區(qū)域2、p型半導體區(qū)域3、p^-型半導體層3a、p^-型半導體區(qū)域4、p型基極區(qū)域5、n⁺型源極區(qū)域6、p⁺型接點區(qū)域7、n⁺型漏極區(qū)域8、n⁺型半導體層8a、雜質(zhì)層9、柵極電極10、柵極絕緣層11、漏極電極30、源極電極31、絕緣層IL1～IL3、光阻層PR等各要素的具體構成，業(yè)者可從公知的技術中適當選擇。這些實施方式或其變形包含在發(fā)明的范圍及主旨中，并且包含在權利要求書所記載的發(fā)明及其均等的范圍內(nèi)。另外，所述各實施方式可相互組合而實施。