本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種芯片測試結(jié)構(gòu)及硅片。

背景技術(shù)：

如圖1所示，現(xiàn)有硅片1具有若干芯片2，若干芯片2被若干縱橫交叉設(shè)置的切割道3分隔開，芯片2與切割道3之間設(shè)有環(huán)繞芯片2的密封環(huán)4，即密封環(huán)4位于芯片2的外圍。

一般而言，集成電路的生產(chǎn)主要分為三個(gè)階段：硅片的制造、集成電路的制作以及集成電路的封裝。在硅片1上進(jìn)行集成電路的制作、以及集成電路的封裝時(shí)，密封環(huán)4能夠?qū)π酒?起保護(hù)作用，例如：阻擋污染物擴(kuò)散至芯片2，在分片(即沿著切割道3切割以將芯片2從硅片1上切下來)時(shí)阻擋由切割工藝所造成的從切割道3傳遞至芯片2的應(yīng)力破裂。

在集成電路的制作或集成電路的封裝過程中，硅片1內(nèi)經(jīng)常會出現(xiàn)分層(delamination)的問題。所謂分層是指硅片1中的上下相鄰兩層材料剝離開來，在上下相鄰兩層材料的界面處出現(xiàn)裂縫。分層的問題大多出現(xiàn)在硅片1的切割道3上，且容易自切割道3沿著靠近芯片2的方向延伸至密封環(huán)4、芯片2上。芯片2上的分層具體是指金屬互連結(jié)構(gòu)中的上下相鄰兩層材料剝離開來、或者最底層互連線下方的金屬插塞與襯底剝離開來，例如，如圖2所示，金屬互連結(jié)構(gòu)中的第二層互連線5與上方的介電層6剝離開來，且在兩者的界面處出現(xiàn)裂縫7。

在完成集成電路的制作之后，會測試芯片2是否合格。造成芯片2不合格的原因有多個(gè)，其中之一為芯片2內(nèi)存在分層。判斷芯片2的不合格原因是否為分層的方法包括切片、電信診斷等。

但是，根據(jù)現(xiàn)有硅片1并不能全面的檢測硅片1上芯片2的質(zhì)量，原因如下：在芯片2測試合格時(shí)不能檢測出芯片2內(nèi)是否存在分層的隱患，若芯片2內(nèi)存在分層的隱患，在經(jīng)過芯片2測試之后的封裝、壓力測試、或者一段時(shí)間的芯片 使用之后，芯片2內(nèi)可能出現(xiàn)分層的問題，導(dǎo)致芯片2失效。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的問題是：根據(jù)現(xiàn)有硅片并不能全面的檢測硅片上芯片的質(zhì)量。

為解決上述問題，本發(fā)明提供了一種芯片測試結(jié)構(gòu)，用于設(shè)置在硅片的切割道與芯片之間，并包括：位于襯底上的介電層、以及導(dǎo)電結(jié)構(gòu)，所述導(dǎo)電結(jié)構(gòu)包括：

位于所述介電層內(nèi)的若干層沿硅片的厚度方向間隔排布的第一金屬線，最底層所述第一金屬線上方的每層第一金屬線的數(shù)量至少為兩個(gè)，位于同一層的所述第一金屬線之間、相鄰兩層所述第一金屬線之間均被介電層隔開；

位于相鄰兩層所述第一金屬線之間的介電層內(nèi)的第一金屬插塞，所述第一金屬插塞與相鄰兩層所述第一金屬線電連接；

最頂層的各個(gè)所述第一金屬線通過下方的各層所述第一金屬線、以及第一金屬插塞串聯(lián)。

可選地，最底層所述第一金屬線的數(shù)量為1個(gè)，最底層所述第一金屬線上方的每層第一金屬線的數(shù)量為2個(gè)，最底層所述第一金屬線通過第一金屬插塞將次底層的兩個(gè)所述第一金屬線電連接。

可選地，最底層所述第一金屬線的數(shù)量為N個(gè)，N不小于2，最頂層所述第一金屬線數(shù)量為N+1個(gè)，其余層所述第一金屬線數(shù)量為2N個(gè)，每個(gè)最底層所述第一金屬線通過第一金屬插塞將次底層的兩個(gè)相鄰第一金屬線電連接，位于所述芯片測試結(jié)構(gòu)兩端的兩個(gè)最頂層第一金屬線通過第一金屬插塞分別與次頂層的兩個(gè)第一金屬線電連接，其余的每個(gè)最頂層第一金屬線通過第一金屬插塞將次頂層的兩個(gè)相鄰第一金屬線電連接。

可選地，所述導(dǎo)電結(jié)構(gòu)還包括：

位于所述襯底表面的有源區(qū)；

位于最底層所述第一金屬線下方的介電層內(nèi)的第二金屬插塞，所述第二金屬插塞與最底層所述第一金屬線、有源區(qū)電連接；

最底層所述第一金屬線的數(shù)量至少為兩個(gè)，最頂層的各個(gè)所述第一金屬線通過下方的各層所述第一金屬線、第一金屬插塞、第二金屬插塞、以及有源區(qū)串聯(lián)。

可選地，所述有源區(qū)的數(shù)量為1個(gè)，每層所述第一金屬線的數(shù)量為2個(gè)，所述有源區(qū)通過所述第二金屬插塞將最底層的兩個(gè)所述第一金屬線電連接。

可選地，所述有源區(qū)的數(shù)量為M個(gè)，M不小于2，各個(gè)所述有源區(qū)之間被所述襯底內(nèi)的隔離結(jié)構(gòu)隔開，最頂層所述第一金屬線數(shù)量為M+1個(gè)，最頂層所述第一金屬線下方的每層第一金屬線數(shù)量為2M個(gè)，每個(gè)所述有源區(qū)通過第二金屬插塞將最底層的兩個(gè)相鄰第一金屬線電連接，位于所述芯片測試結(jié)構(gòu)兩端的兩個(gè)最頂層第一金屬線通過第一金屬插塞分別與次頂層的兩個(gè)第一金屬線電連接，其余的每個(gè)最頂層第一金屬線通過第一金屬插塞將次頂層的兩個(gè)相鄰第一金屬線電連接。

可選地，相鄰兩層所述第一金屬線之間的第一金屬插塞數(shù)量至少為兩個(gè)。

可選地，與所述有源區(qū)電連接的第二金屬插塞數(shù)量至少為兩個(gè)。

另外，本發(fā)明還提供了一種硅片，包括：

被若干縱橫交叉設(shè)置的切割道分隔開的若干芯片；

上述任一所述的芯片測試結(jié)構(gòu)，所述芯片測試結(jié)構(gòu)位于切割道與芯片之間。

可選地，所述芯片測試結(jié)構(gòu)環(huán)繞芯片。

可選地，所述芯片具有金屬互連結(jié)構(gòu)，所述芯片測試結(jié)構(gòu)在對應(yīng)金屬互連結(jié)構(gòu)的每一層互連線的高度位置都設(shè)置有所述第一金屬線。

可選地，所述硅片還包括：位于所述切割道與芯片測試結(jié)構(gòu)之間的密封環(huán)，所述密封環(huán)環(huán)繞芯片。

可選地，所述密封環(huán)包括：位于介電層內(nèi)的若干層沿硅片的厚度方向間隔排布的第二金屬線，每層所述第二金屬線為環(huán)形，相鄰兩層所述第二金屬線被介電層隔開、并通過位于介電層內(nèi)的第三金屬插塞電連接。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

在硅片的切割道與芯片之間設(shè)置芯片測試結(jié)構(gòu)，芯片測試結(jié)構(gòu)包括位于襯底上的介電層、以及導(dǎo)電結(jié)構(gòu)，導(dǎo)電結(jié)構(gòu)包括位于介電層內(nèi)的若干層沿硅片的厚度方向間隔排布的第一金屬線、以及第一金屬插塞。最底層第一金屬線上方的每層第一金屬線的數(shù)量至少為兩個(gè)，位于同一層的第一金屬線之間、相鄰兩層第一金屬線之間均被介電層隔開，第一金屬插塞在相鄰兩層第一金屬線之間的介電層內(nèi)與其電連接。最頂層的各個(gè)第一金屬線通過下方的各層第一金屬線、以及第一金屬插塞串聯(lián)。測試硅片上芯片是否合格的方法如下：首先，判斷芯片外圍的芯片測試結(jié)構(gòu)內(nèi)是否存在分層的問題。若芯片測試結(jié)構(gòu)內(nèi)不存在分層的問題，則表示芯片測試結(jié)構(gòu)內(nèi)側(cè)的芯片也不存在分層的問題，接著對芯片進(jìn)行其他方面的測試，若測試通過則芯片合格，否則芯片不合格。若芯片測試結(jié)構(gòu)內(nèi)存在分層的問題，則表示芯片測試結(jié)構(gòu)內(nèi)側(cè)的芯片內(nèi)存在較大的分層隱患，為不合格產(chǎn)品。因此，通過上述方法能夠全面的檢測硅片上芯片的質(zhì)量，將存在分層隱患的芯片篩除。

其中，判斷芯片測試結(jié)構(gòu)內(nèi)是否存在分層的方法如下：在芯片測試結(jié)構(gòu)兩端的最頂層第一金屬線處測量導(dǎo)電結(jié)構(gòu)的電阻，或者將電源的兩極分別與芯片測試結(jié)構(gòu)兩端的最頂層第一金屬線電連接之后測量通過導(dǎo)電結(jié)構(gòu)的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結(jié)構(gòu)內(nèi)存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結(jié)構(gòu)內(nèi)不存在分層的問題。

附圖說明

圖1是現(xiàn)有硅片的局部結(jié)構(gòu)示意圖；

圖2是圖1所示硅片的芯片內(nèi)存在分層的示意圖；

圖3是本發(fā)明的第一實(shí)施例中硅片的局部結(jié)構(gòu)示意圖；

圖4是本發(fā)明的第一實(shí)施例中硅片上芯片測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖5是本發(fā)明的第二實(shí)施例中硅片上芯片測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖6是本發(fā)明的第三實(shí)施例中硅片上芯片測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖7是本發(fā)明的第四實(shí)施例中硅片上芯片測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；

在第一至四實(shí)施例中，芯片測試結(jié)構(gòu)環(huán)繞芯片，為了能夠說明芯片測試結(jié)構(gòu)的具體結(jié)構(gòu)，圖4至圖7中顯示的是展開后的芯片測試結(jié)構(gòu)。

具體實(shí)施方式

如前所述，根據(jù)現(xiàn)有硅片并不能全面的檢測硅片上芯片的質(zhì)量。

為了解決該問題，本發(fā)明提供了一種改進(jìn)的硅片，該硅片的切割道與芯片之間設(shè)置有芯片測試結(jié)構(gòu)，芯片測試結(jié)構(gòu)包括位于襯底上的介電層、以及導(dǎo)電結(jié)構(gòu)，導(dǎo)電結(jié)構(gòu)包括位于介電層內(nèi)的若干層沿硅片的厚度方向間隔排布的第一金屬線、以及第一金屬插塞。最底層第一金屬線上方的每層第一金屬線的數(shù)量至少為兩個(gè)，位于同一層的第一金屬線之間、相鄰兩層第一金屬線之間均被介電層隔開，第一金屬插塞在相鄰兩層第一金屬線之間的介電層內(nèi)與其電連接。最頂層的各個(gè)第一金屬線通過下方的各層第一金屬線、以及第一金屬插塞串聯(lián)。測試硅片上芯片是否合格的方法如下：首先，判斷芯片外圍的芯片測試結(jié)構(gòu)內(nèi)是否存在分層的問題。若芯片測試結(jié)構(gòu)內(nèi)不存在分層的問題，則表示芯片測試結(jié)構(gòu)內(nèi)側(cè)的芯片也不存在分層的問題，接著對芯片進(jìn)行其他方面的測試，若測試通過則芯片合格，否則芯片不合格。若芯片測試結(jié)構(gòu)內(nèi)存在分層的問題，則表示芯片測試結(jié)構(gòu)內(nèi)側(cè)的芯片內(nèi)存在較大的分層隱患，為不合格產(chǎn)品。因此，通過上述方法能夠全面的檢測硅片上芯片的質(zhì)量，將存在分層隱患的芯片篩除。

其中，判斷芯片測試結(jié)構(gòu)內(nèi)是否存在分層的方法如下：在芯片測試結(jié)構(gòu)兩端的最頂層第一金屬線處測量導(dǎo)電結(jié)構(gòu)的電阻，或者將電源的兩極分別與芯片測試結(jié)構(gòu)兩端的最頂層第一金屬線電連接之后測量通過導(dǎo)電結(jié)構(gòu)的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結(jié)構(gòu)內(nèi)存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結(jié)構(gòu)內(nèi)不存在分層的問題。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

第一實(shí)施例

如圖3所示，本實(shí)施例提供了一種硅片10，該硅片10包括被若干縱橫交 叉設(shè)置的切割道12分隔開的若干芯片11。密封環(huán)13設(shè)置在切割道12與芯片11之間，且密封環(huán)13環(huán)繞芯片11。在硅片10上進(jìn)行集成電路的制作、以及集成電路的封裝時(shí)，密封環(huán)13能夠?qū)π酒?1起保護(hù)作用。硅片10還包括位于密封環(huán)13與芯片11之間的芯片測試結(jié)構(gòu)14，即芯片測試結(jié)構(gòu)14位于芯片11的外圍。在本實(shí)施例的變換例中，硅片10中也可以沒有密封環(huán)13。

如圖4所示，芯片測試結(jié)構(gòu)14包括位于襯底140上的介電層141、以及導(dǎo)電結(jié)構(gòu)。所述導(dǎo)電結(jié)構(gòu)包括：位于襯底140表面的有源區(qū)142、以及位于介電層141內(nèi)的若干層(本實(shí)施例以五層為例)沿硅片的厚度方向A間隔排布的第一金屬線144、146、147、148、149。其中，第一金屬線144為最底層的第一金屬線，第一金屬線149為最頂層的第一金屬線，第一金屬線148為次頂層的第一金屬線。有源區(qū)142為襯底140內(nèi)的P型摻雜區(qū)或N型摻雜區(qū)。每層所述第一金屬線的數(shù)量至少為兩個(gè)，位于同一層的所述第一金屬線之間、相鄰兩層所述第一金屬線之間均被介電層141隔開。

所述導(dǎo)電結(jié)構(gòu)還包括：位于相鄰兩層所述第一金屬線之間的介電層141內(nèi)的第一金屬插塞145，第一金屬插塞145與相鄰兩層所述第一金屬線電連接；位于最底層第一金屬線144下方的介電層141內(nèi)的第二金屬插塞143，第二金屬插塞143與最底層第一金屬線144、有源區(qū)142電連接。最頂層的各個(gè)第一金屬線149通過下方的第一金屬線144、146、147、148、第一金屬插塞145、第二金屬插塞143、以及有源區(qū)142串聯(lián)。

在本實(shí)施例中，有源區(qū)142的數(shù)量為M個(gè)，M等于2，在其他實(shí)施例中，M也可以大于2，各個(gè)有源區(qū)142之間通過襯底140內(nèi)的隔離結(jié)構(gòu)(未圖示)隔開，所述隔離結(jié)構(gòu)可以為淺溝槽隔離結(jié)構(gòu)(STI)。最頂層第一金屬線149的數(shù)量為M+1(即為3)個(gè)，最頂層第一金屬線149下方的每層第一金屬線148、147、146、144數(shù)量為2M(即為4)個(gè)。每個(gè)有源區(qū)142通過第二金屬插塞143將最底層的兩個(gè)相鄰第一金屬線144電連接，位于芯片測試結(jié)構(gòu)14兩端的兩個(gè)最頂層第一金屬線149通過第一金屬插塞145分別與次頂層的兩個(gè)第一金屬線148電連接，其余的每個(gè)最頂層第一金屬線149通過第一金屬插塞145將次頂層的兩個(gè)相鄰第一金屬線148電連接，使得芯片測試結(jié)構(gòu)14中的所述導(dǎo)電結(jié)構(gòu)呈“W”型。

芯片測試結(jié)構(gòu)14兩端的兩個(gè)最頂層第一金屬線149(即為圖中位于左右兩端的兩個(gè)第一金屬線)通過其余的最頂層第一金屬線149、最頂層第一金屬線149下方的第一金屬線148、147、146、144、有源區(qū)142、第一金屬插塞145、以及第二金屬插塞143串聯(lián)。

芯片11具有金屬互連結(jié)構(gòu)，所述金屬互連結(jié)構(gòu)包括位于介電層141內(nèi)的若干層(本實(shí)施例以五層為例)沿硅片的厚度方向A間隔排布的互連線130，相鄰兩層互連線130通過位于兩者之間的介電層141內(nèi)的金屬插塞132電連接，最底層互連線130通過下方的介電層141內(nèi)的金屬插塞131與襯底140上的部件(未圖示，如源極、漏極)電連接。

芯片測試結(jié)構(gòu)14中介電層141、第一金屬線144、146、147、148、149、第一金屬插塞145、第二金屬插塞143與芯片11上金屬互連結(jié)構(gòu)的對應(yīng)部件同步形成，使得所述金屬互連結(jié)構(gòu)在對應(yīng)芯片測試結(jié)構(gòu)14的每層第一金屬線的高度位置都設(shè)置有互連線130、在對應(yīng)芯片測試結(jié)構(gòu)14的每層第一金屬插塞145的高度位置都設(shè)置有金屬插塞132、在對應(yīng)芯片測試結(jié)構(gòu)14的第二金屬插塞143的高度位置設(shè)置有金屬插塞131，芯片測試結(jié)構(gòu)14與芯片11的金屬互連結(jié)構(gòu)在構(gòu)造上相似。

如圖3所示，根據(jù)前面背景技術(shù)可知，硅片10內(nèi)的分層問題大多出現(xiàn)在切割道12上，且容易自切割道12沿著靠近芯片11的方向延伸至密封環(huán)13、芯片11上。由于芯片測試結(jié)構(gòu)14位于芯片11與切割道12之間，因此，當(dāng)芯片11內(nèi)存在分層的問題時(shí)，芯片測試結(jié)構(gòu)14內(nèi)也一定會存在分層的問題，即，芯片測試結(jié)構(gòu)14中的上下相鄰兩層材料剝離開來，在上下相鄰兩層材料的界面處出現(xiàn)裂縫，導(dǎo)致芯片測試結(jié)構(gòu)14中在硅片10的厚度方向A上相鄰的兩個(gè)電連接元件(指第一金屬線144、146、147、148、149、第一金屬插塞145、第二金屬插塞143、有源區(qū)142)斷開，例如有源區(qū)142與第二金屬插塞143斷開、第二金屬插塞143與最底層第一金屬線144斷開、第一金屬插塞145與第一金屬線144、146、147、148、149斷開。

反之，當(dāng)芯片測試結(jié)構(gòu)14內(nèi)存在分層的問題時(shí)，存在兩種情形。第一種情形：芯片11內(nèi)也存在分層的問題；第二種情形：芯片11內(nèi)不存在分層的問題。對于第二種情形而言，根據(jù)前面所述可知，由于芯片測試結(jié)構(gòu)14與芯 片11上金屬互連結(jié)構(gòu)在構(gòu)造上相似，且芯片測試結(jié)構(gòu)14位于芯片11的外圍、兩者之間的距離很小，因此，芯片測試結(jié)構(gòu)14上的分層很容易延伸至芯片11，即芯片11內(nèi)存在較大的分層隱患。當(dāng)芯片測試結(jié)構(gòu)14中的第一金屬線與芯片11上位于同一層的互連線距離越小時(shí)，芯片測試結(jié)構(gòu)14與芯片11同時(shí)存在分層的可能性越大。因此，為了能夠更為準(zhǔn)確地判斷芯片11內(nèi)是否存在分層隱患，在本發(fā)明的技術(shù)方案中，應(yīng)盡可能地縮小芯片測試結(jié)構(gòu)14中的第一金屬線與芯片11上位于同一層的互連線之間的距離。

而對于芯片11而言，上述第一、二種情形都是不希望出現(xiàn)的，因此，存在上述第一、二種情形的芯片11為不合格產(chǎn)品，需要篩除。

判斷芯片測試結(jié)構(gòu)14內(nèi)是否存在分層的方法如下：在芯片測試結(jié)構(gòu)14兩端的最頂層第一金屬線149處測量所述導(dǎo)電結(jié)構(gòu)的電阻，或者將電源的兩極分別與芯片測試結(jié)構(gòu)14兩端的最頂層第一金屬線149電連接之后測量通過所述導(dǎo)電結(jié)構(gòu)的電流，若測量獲得的電阻值為無窮大、電流值為無窮小，則表示芯片測試結(jié)構(gòu)14內(nèi)存在分層的問題，反之，若測量獲得的電阻值、電流值為正常值，則表示芯片測試結(jié)構(gòu)14內(nèi)不存在分層的問題。

在本實(shí)施例中，相鄰兩層所述第一金屬線之間的第一金屬插塞145數(shù)量、與有源區(qū)132電連接的第二金屬插塞143數(shù)量均為兩個(gè)。與所述數(shù)量為一個(gè)的情形相比，所述數(shù)量為兩個(gè)時(shí)芯片測試結(jié)構(gòu)14中所述導(dǎo)電結(jié)構(gòu)的電阻更小，在測量所述導(dǎo)電結(jié)構(gòu)的電阻或通過的電流之后，更容易根據(jù)測量獲得的電阻值為無窮大或正常值、電流值為無窮小或正常值，來判斷芯片測試結(jié)構(gòu)14內(nèi)是否存在分層的問題。在其他實(shí)施例中，所述數(shù)量也可以為兩個(gè)以上，所述數(shù)量越大，所述導(dǎo)電結(jié)構(gòu)的電阻越小，越容易判斷芯片測試結(jié)構(gòu)14內(nèi)是否存在分層的問題。

綜上所述可知，在本實(shí)施例的技術(shù)方案中，在完成集成電路的制作之后，測試硅片10上芯片11是否合格的方法如下：首先，判斷芯片11外圍的芯片測試結(jié)構(gòu)14內(nèi)是否存在分層的問題。若芯片測試結(jié)構(gòu)14內(nèi)不存在分層的問題，則表示芯片測試結(jié)構(gòu)14內(nèi)側(cè)的芯片11也不存在分層的問題，接著對芯片11進(jìn)行其他方面的測試，若測試通過則芯片11合格，否則芯片11不合格。若芯片測試結(jié)構(gòu)14內(nèi)存在分層的問題，則表示芯片測試結(jié)構(gòu)14內(nèi)側(cè)的芯片 11內(nèi)存在較大的分層隱患，為不合格產(chǎn)品。因此，通過上述方法能夠全面的檢測硅片10上芯片11的質(zhì)量，將存在分層隱患的芯片11篩除。

結(jié)合圖3至圖4所示，芯片測試結(jié)構(gòu)14環(huán)繞芯片11，即芯片11被芯片測試結(jié)構(gòu)14包圍，所述導(dǎo)電結(jié)構(gòu)中位于同一層的所有第一金屬線在環(huán)繞芯片11的方向上間隔分布，所有有源區(qū)也在環(huán)繞芯片11的方向上間隔分布。為了能夠說明芯片測試結(jié)構(gòu)14的結(jié)構(gòu)，圖4中顯示的是展開后的芯片測試結(jié)構(gòu)。需說明的是，當(dāng)芯片測試結(jié)構(gòu)14環(huán)繞芯片11時(shí)，每層所述第一金屬線中位于芯片測試結(jié)構(gòu)14兩端的兩個(gè)所述第一金屬線仍被介電層141隔開，并未接觸電連接。這樣一來，利用芯片測試結(jié)構(gòu)14能夠同時(shí)測試出芯片11上多個(gè)位置(沿芯片11的四周分布)是否存在分層的隱患，能夠更為全面的檢測芯片11的質(zhì)量。

在本實(shí)施例中，所述密封環(huán)包括：位于介電層內(nèi)的若干層沿硅片的厚度方向間隔排布的第二金屬線，每層所述第二金屬線為環(huán)形，相鄰兩層所述第二金屬線被介電層隔開、并通過位于介電層內(nèi)的第三金屬插塞電連接。密封環(huán)中的第二金屬線、金屬插塞與芯片上金屬互連結(jié)構(gòu)的對應(yīng)部件同步形成。

第二實(shí)施例

第二實(shí)施例與第一實(shí)施例之間的區(qū)別在于：在第二實(shí)施例中，如圖5所示，有源區(qū)142的數(shù)量為1個(gè)，第一金屬線144、146、147、148、149的數(shù)量均為2個(gè)，有源區(qū)142通過第二金屬插塞143將最底層的兩個(gè)第一金屬線144電連接，芯片測試結(jié)構(gòu)14中的所述導(dǎo)電結(jié)構(gòu)呈“V”型。

第三實(shí)施例

第三實(shí)施例與第一實(shí)施例之間的區(qū)別在于：在第三實(shí)施例中，如圖6所示，芯片測試結(jié)構(gòu)14中的所述導(dǎo)電結(jié)構(gòu)沒有有源區(qū)和第二金屬插塞，最頂層的各個(gè)第一金屬線149通過下方的各層第一金屬線144、146、147、148、以及第一金屬插塞145串聯(lián)。

具體地，最底層第一金屬線144的數(shù)量為N個(gè)，N等于2，最頂層第一金屬線149數(shù)量為N+1(即為3)個(gè)，其余層所述第一金屬線數(shù)量為2N(即為4)個(gè)。每個(gè)最底層第一金屬線144通過第一金屬插塞145將次底層的兩個(gè) 相鄰第一金屬線146電連接，位于芯片測試結(jié)構(gòu)14兩端的兩個(gè)最頂層第一金屬線149通過第一金屬插塞145分別與次頂層的兩個(gè)第一金屬線148電連接，其余的每個(gè)最頂層第一金屬線149通過第一金屬插塞145將次頂層的兩個(gè)相鄰第一金屬線148電連接。

與第三實(shí)施例相比，第一實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：如圖4所示，芯片測試結(jié)構(gòu)14在對應(yīng)芯片11上金屬互連結(jié)構(gòu)的第一層互連線130下方的金屬插塞131的高度位置設(shè)有第二金屬插塞143，并在襯底140內(nèi)設(shè)置與第二金屬插塞143電連接的有源區(qū)142，利用第二金屬插塞143與有源區(qū)142的電連接能夠判斷金屬互連結(jié)構(gòu)中金屬插塞131與襯底140之間是否存在分層的隱患，使得芯片11的測試更為全面。當(dāng)?shù)诙饘俨迦?43與有源區(qū)142斷開時(shí)，表示芯片測試結(jié)構(gòu)14在此位置存在分層，芯片11中金屬插塞131與襯底140之間存在分層的隱患；否則，芯片11中金屬插塞131與襯底140之間不存在分層的隱患。

第四實(shí)施例

第四實(shí)施例與第三實(shí)施例之間的區(qū)別在于：在第四實(shí)施例中，如圖7所示，最底層第一金屬線144的數(shù)量為1個(gè)，第一金屬線146、147、148、149的數(shù)量均為2個(gè)，最底層第一金屬線144通過第一金屬插塞145將次底層的兩個(gè)第一金屬線146電連接。

需說明的是，在本發(fā)明的技術(shù)方案中，并非要求所述芯片測試結(jié)構(gòu)在對應(yīng)金屬互連結(jié)構(gòu)的每一層互連線的高度位置都設(shè)置有所述第一金屬線，導(dǎo)電結(jié)構(gòu)中所述第一金屬線的層數(shù)并不應(yīng)受所給實(shí)施例的限制。例如，在上述第一至四實(shí)施例的變換例中，芯片測試結(jié)構(gòu)在對應(yīng)金屬互連結(jié)構(gòu)的最頂層互連線的高度位置也可以不設(shè)置所述第一金屬線，芯片測試結(jié)構(gòu)在對應(yīng)金屬互連結(jié)構(gòu)的最底層互連線的高度位置也可以不設(shè)置所述第一金屬線。

本發(fā)明中，各實(shí)施例采用遞進(jìn)式寫法，重點(diǎn)描述與前述實(shí)施例的不同之處，各實(shí)施例中的相同部分可以參照前述實(shí)施例。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保 護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。