后段銅互連工藝中降低通孔間介質(zhì)材料的k值的方法
【專利摘要】本發(fā)明提供了后段銅互連工藝中降低通孔間介質(zhì)材料的K值的方法，通過在沉積阻擋層之后，沉積氧化硅薄膜，并在沉積low-k介質(zhì)材料之前將非通孔區(qū)域的氧化硅薄膜刻蝕掉，保留通孔區(qū)域的氧化硅薄膜；這樣，在后續(xù)刻蝕通孔的過程中，由于氧化硅薄膜較硬且刻蝕速率低，從而在氧化硅薄膜側(cè)壁形成斜面，并且在阻擋層側(cè)壁也形成斜面，這兩層斜面共同構(gòu)成通孔斜面；因此，相比于現(xiàn)有工藝制備的通孔斜面，本發(fā)明作制備的通孔斜面的高度和角度均增加，避免了通孔切角太小導(dǎo)致金屬件擊穿漏電的發(fā)生；而且，相比于現(xiàn)有工藝中l(wèi)ow-k介質(zhì)材料底部具有氧化硅和氮摻雜碳化硅而導(dǎo)致通孔間將介質(zhì)材料K值升高的問題。
【專利說明】后段銅互連工藝中降低通孔間介質(zhì)材料的|?值的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及機(jī)械設(shè)計(jì)領(lǐng)域，具體涉及一種集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的X值的方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體集成電路特征尺寸的持續(xù)減小，后段互連電阻電容汊6818七沉
'，簡稱此)延遲呈現(xiàn)顯著增加的趨勢，為了減少％延遲，引入低介電常數(shù)材料，銅互連取代鋁互連成為主流工藝。
[0003]首先介紹幾個(gè)相關(guān)概念:
[0004]氮摻雜碳化硅薄膜在集成電路制造后段工藝中作為阻擋層使用，目的是為了防止前段工藝中的金屬銅與在其上沉積的1冊(cè)；介質(zhì)材料直接接觸，發(fā)生銅擴(kuò)散，導(dǎo)致器件失效。通常在。經(jīng)化學(xué)機(jī)械研磨(⑶?)之后，1冊(cè)；介質(zhì)材料沉積之前(如圖1所示)，用等離子體化學(xué)增強(qiáng)化學(xué)氣相沉積法進(jìn)行沉積。氮摻雜碳化硅薄膜能夠很好的阻擋前端工藝中金屬銅向1(^-1^介質(zhì)材料的擴(kuò)散，但是相比10? &介質(zhì)材料(1^ = 2.0-3.0)，氮摻雜碳化娃薄膜的V值較大，在5.3左右，從而會(huì)導(dǎo)致10? V介質(zhì)材料的整體X值升高。
[0005]多孔10? V材料是目前4011111以下技術(shù)結(jié)點(diǎn)主要的通孔間介質(zhì)材料。1(值可達(dá)到
2.5以下，但是由于多孔，所以一般機(jī)械性能較差，刻蝕速率較快。
[0006]圖1是集成電路后段銅互連工藝中通孔的局部示意圖，通孔斜面3的切角為:通孔斜面3與水平方向的夾角。通孔斜面3切角越大，意味著通孔越細(xì)越直，同時(shí)通孔電阻越大。而通孔斜面3切角越小，通孔斜面3處會(huì)越來越接近底部金屬(未畫出)，當(dāng)通孔切角^太小時(shí)，容易發(fā)生金屬間擊穿漏電(通孔斜面與底部銅之間)。
[0007]通孔斜面切角并沒有一個(gè)固定的最佳值，不同的產(chǎn)品會(huì)有不同的需求。最終的原則是保證器件的電性能及可靠性都能滿足需求。至28=0以下技術(shù)節(jié)點(diǎn)，由于對(duì)多孔介質(zhì)匕值的要求越來越高(一般而言沽值越高，機(jī)械性能越差而且刻蝕速率越快)，而且通孔間的間距越來越小，通常遇到的挑戰(zhàn)是通孔的切角太小。所以有人提出在冊(cè)沉積完成之后，先沉積一層氧化硅層，再進(jìn)行多孔10^^介質(zhì)材料的沉積。由于氧化硅材料的較硬而且刻蝕速率較慢，能夠?qū)⑼椎男泵嫱贤啤＿@種方法可以很好的調(diào)整通孔斜面的角度及高度。但是，由于多孔介質(zhì)材料底部具有氧化娃層和氮摻雜碳化娃層，而氧化娃材料的1(值為
3.9左右，氮摻雜碳化硅層的1(值為5.9左右，氧化硅層和氮摻雜碳化硅層的材料均可以認(rèn)為是介質(zhì)材料，因此會(huì)進(jìn)一步加重通孔間介質(zhì)材料整體X值的升高。
【發(fā)明內(nèi)容】
[0008]為了克服以上問題，本發(fā)明旨在提出一種用來在集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的X值的方法，其能夠調(diào)整通孔斜面的角度和高度，使通孔斜面的角度和高度增加，同時(shí)并不會(huì)導(dǎo)致通孔間介質(zhì)材料X值的升高。
[0009]為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的1(值的方法，采用一表面具有阻擋層的半導(dǎo)體襯底，并在半導(dǎo)體襯底上設(shè)定通孔區(qū)域，其包括:
[0010]步驟01:在所述阻擋層上沉積氧化硅薄膜；
[0011]步驟02:在所述氧化硅薄膜上涂覆光刻膠，經(jīng)光刻，將位于所述通孔區(qū)域的所述光刻膠保留，將其他區(qū)域的光刻膠去除；
[0012]步驟03:以所述光刻膠為掩膜，刻蝕位于非通孔區(qū)域的所述氧化硅薄膜并停止于所述阻擋層，并保留位于所述通孔區(qū)域的氧化硅薄膜；
[0013]步驟04:經(jīng)清洗工藝去除殘余的光刻膠；
[0014]步驟05:在所述步驟04形成的所述半導(dǎo)體襯底上沉積介質(zhì)材料；
[0015]步驟06:刻蝕位于所述通孔區(qū)域的所述1冊(cè)；介質(zhì)材料、所述氧化硅薄膜和所述阻擋層，從而在所述通孔區(qū)域的所述介質(zhì)材料、所述氧化硅薄膜和所述阻擋層中刻蝕出通孔，且位于所述通孔側(cè)壁的所述氧化硅薄膜側(cè)壁和所述阻擋層側(cè)壁均形成斜面；所述氧化硅薄膜側(cè)壁斜面和所述阻擋層側(cè)壁斜面共同構(gòu)成所述通孔斜面；
[0016]其中，所述阻擋層的刻蝕速率、所述氧化硅薄膜刻蝕速率均小于所述1冊(cè)；介質(zhì)材料刻蝕速率。
[0017]優(yōu)選地，所述氧化硅薄膜的沉積方法為:采用1203作為反應(yīng)物，采用等離子體化學(xué)氣相沉積法來沉積。
[0018]優(yōu)選地，所述氧化硅薄膜的厚度為100-500八。
[0019]優(yōu)選地所述阻擋層的材料為氮摻雜碳化硅。
[0020]優(yōu)選地，所述通孔斜面的角度為45-90。，所述通孔斜面的高度為100-500八。
[0021]優(yōu)選地，所述介質(zhì)材料為多孔狀。
[0022]本發(fā)明的集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的1(值的方法，通過在沉積阻擋層之后，增加一道沉積氧化硅薄膜的步驟，并在沉積介質(zhì)材料之前將非通孔區(qū)域的氧化硅薄膜刻蝕掉，保留通孔區(qū)域的氧化硅薄膜；這樣，在后續(xù)刻蝕通孔的過程中，由于氧化硅薄膜較硬且刻蝕速率低，從而在氧化硅薄膜側(cè)壁形成斜面，并且在阻擋層側(cè)壁也形成斜面，這兩層斜面共同構(gòu)成通孔斜面；因此，相比較于現(xiàn)有工藝制備的通孔斜面，本發(fā)明作制備的通孔斜面的高度和角度均增加，避免了通孔切角太小導(dǎo)致金屬件擊穿漏電的發(fā)生；而且，相比于現(xiàn)有工藝中1冊(cè)；介質(zhì)材料底部具有氧化硅和氮摻雜碳化硅而導(dǎo)致通孔間將介質(zhì)材料X值升高的問題，本發(fā)明中介質(zhì)材料底部只具有阻擋層，從而不會(huì)進(jìn)一步導(dǎo)致通孔間介質(zhì)材料的X值的增加。
【專利附圖】
【附圖說明】
[0023]圖1為集成電路后段銅互連工藝中通孔的結(jié)構(gòu)示意圖
[0024]圖2為本發(fā)明的一個(gè)較佳實(shí)施例的降低通孔間介質(zhì)材料的1(值的方法的流程示意圖
[0025]圖3為本發(fā)明的一個(gè)較佳實(shí)施例的半導(dǎo)體襯底的結(jié)構(gòu)示意圖
[0026]圖4-8為本發(fā)明的一個(gè)較佳實(shí)施例的降低通孔間介質(zhì)材料的1(值的步驟示意圖
【具體實(shí)施方式】
[0027]為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對(duì)本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。
[0028]以下將結(jié)合附圖2-8和具體實(shí)施例對(duì)本發(fā)明的降低通孔間介質(zhì)材料的1(值的方法作進(jìn)一步詳細(xì)說明。其中，圖2為本發(fā)明的一個(gè)較佳實(shí)施例的降低通孔間介質(zhì)材料的1(值的方法的流程示意圖，圖3為本發(fā)明的一個(gè)較佳實(shí)施例的半導(dǎo)體襯底的結(jié)構(gòu)示意圖，圖4-8為本發(fā)明的一個(gè)較佳實(shí)施例的降低通孔間介質(zhì)材料的X值的步驟示意圖。需說明的是，附圖均采用非常簡化的形式、使用非精準(zhǔn)的比例，且僅用以方便、清晰地達(dá)到輔助說明本實(shí)施例的目的。
[0029]本實(shí)施例中，降低通孔間介質(zhì)材料的1(值的方法，用于集成電路后段銅互連工藝中，旨在降低通孔間沉積的介質(zhì)材料的整體X值；采用一表面具有阻擋層的半導(dǎo)體襯底，如圖3所示，為本發(fā)明的一個(gè)較佳實(shí)施例的半導(dǎo)體襯底的結(jié)構(gòu)示意圖；該半導(dǎo)體襯底1中且在阻擋層2下方可以具有前端工藝中的任何結(jié)構(gòu)，例如具有前段工藝的銅填充的通孔以及通孔間的介質(zhì)材料等；后段銅互連工藝需要刻蝕通孔，然后在通孔中填充金屬銅或其它導(dǎo)電材料；因此，在半導(dǎo)體襯底上預(yù)先設(shè)定出通孔區(qū)域，如圖3中虛線之間的區(qū)域，以便于后續(xù)步驟的進(jìn)行。
[0030]請(qǐng)參閱圖2，本實(shí)施例的降低通孔間介質(zhì)材料的1(值的方法包括:
[0031]步驟01:請(qǐng)參閱圖4，在阻擋層2上沉積氧化硅薄膜3 ；
[0032]具體的，阻擋層2的材料可以為氮摻雜碳化硅；氧化硅薄膜3的沉積方法可以為:采用1203作為反應(yīng)物，采用等離子體化學(xué)氣相沉積法來沉積。考慮到通孔的結(jié)構(gòu)和底部介質(zhì)材料的整體高度，氧化硅薄膜3不能太厚，否則會(huì)應(yīng)影響器件的性能；氧化硅薄膜3的厚度可以為100-500八。具體的工藝參數(shù)可以根據(jù)實(shí)際工藝要求來設(shè)定，本發(fā)明對(duì)此不作限制。
[0033]步驟02:請(qǐng)參閱圖5，在氧化硅薄膜3上涂覆光刻膠，經(jīng)光刻，將位于通孔區(qū)域的光刻膠4保留，將其他區(qū)域的光刻膠去除；
[0034]具體的，光刻膠的涂覆方法和光刻方法可以采用現(xiàn)有的工藝，例如經(jīng)曝光，顯影，烘烤等過程，這是為本領(lǐng)域技術(shù)人員可以知曉的，對(duì)此不再贅述。
[0035]步驟03:請(qǐng)參閱圖6，以光刻膠4為掩膜，刻蝕位于非通孔區(qū)域的氧化硅薄膜3并停止于阻擋層2，并保留位于通孔區(qū)域的氧化硅薄膜3 ；
[0036]具體的，本步驟03的目的是去除位于非通孔區(qū)域的氧化硅薄膜3，而保留位于通孔區(qū)域的氧化硅薄膜3 ；可以采用等離子體干法刻蝕工藝來進(jìn)行刻蝕；這里，阻擋層2作為非通孔區(qū)域刻蝕的刻蝕停止層。具體的工藝參數(shù)可以根據(jù)實(shí)際工藝要求來設(shè)定，本發(fā)明對(duì)此不作限制。
[0037]步驟04:經(jīng)清洗工藝去除殘余的光刻膠；
[0038]具體的，去除殘余的光刻膠可以采用濕法清洗工藝，將光刻膠清洗掉；濕法清洗工藝的具體過程為本【技術(shù)領(lǐng)域】的技術(shù)人員可以知曉的，本發(fā)明對(duì)此不再贅述。
[0039]步驟05:請(qǐng)參閱圖7，在步驟04所形成的半導(dǎo)體襯底上沉積介質(zhì)材料5 ；
[0040]具體的，10^介質(zhì)材料5的沉積可以但不限于為化學(xué)氣相沉積法，其厚度可以根據(jù)實(shí)際工藝要求來設(shè)定。
[0041]步驟06:請(qǐng)參閱圖8，刻蝕位于通孔區(qū)域的1冊(cè)；介質(zhì)材料5、氧化硅薄膜3和阻擋層2，從而在通孔區(qū)域的1冊(cè)；介質(zhì)材料5、氧化硅薄膜3和阻擋層2中刻蝕出通孔，且位于通孔側(cè)壁的氧化硅薄膜3側(cè)壁和阻擋層2側(cè)壁均形成斜面。
[0042]具體的，刻蝕的具體過程可以:首先采用光刻工藝，將光刻版上的通孔圖案轉(zhuǎn)移至光刻膠，并利用該光刻膠將非通孔區(qū)域遮擋住，然后再進(jìn)行刻蝕。本實(shí)施例中，通孔區(qū)域中包括有兩個(gè)具有一定間距的通孔6以及位于該兩個(gè)通孔上方并與其接觸的溝槽，如圖8所示，虛線框區(qū)域?yàn)闇喜?，圖8中所示通孔區(qū)域的結(jié)構(gòu)僅用于描述步驟06，各層的比例不代表實(shí)際比例，實(shí)際的1冊(cè)；介質(zhì)材料的側(cè)壁有或多或少會(huì)有一些傾斜，但是相比較于氧化硅材料和阻擋層的側(cè)壁的傾斜度可以忽略不計(jì)。
[0043]該通孔區(qū)域中的兩個(gè)通孔6的刻蝕以及溝槽的刻蝕過程可以為:首先刻蝕掉通孔區(qū)域的一定深度的介質(zhì)材料5形成溝槽，然后繼續(xù)向下刻蝕出通孔6。1(^-1^介質(zhì)材料6可以為多孔狀；氧化硅薄膜3側(cè)壁斜面和阻擋層2側(cè)壁斜面共同構(gòu)成通孔斜面。
[0044]之所以能夠形成斜面，是由于阻擋層的刻蝕速率、氧化硅薄膜刻蝕速率均小于介質(zhì)材料刻蝕速率，刻蝕速率低的情況下，材料層的側(cè)壁易發(fā)生傾斜，從而形成斜面結(jié)構(gòu)；而且，這里采用氧化硅薄膜和阻擋層雙層結(jié)構(gòu)來形成斜面，與現(xiàn)有的通孔結(jié)構(gòu)相比，底部多了一層氧化層，因此，通孔的高度和角度均增加；這里通孔斜面的角度可以為45-90。，通孔斜面的高度可以為100-5004 ；同時(shí)，由于本實(shí)施例中，經(jīng)過步驟02至步驟04，在沉積1冊(cè)；介質(zhì)材料之前，已經(jīng)將位于非通孔區(qū)域的氧化硅薄膜去除，從而使得最后形成的通孔間的介質(zhì)材料為介質(zhì)材料和阻擋層材料，而避免了再加入氧化娃材料而導(dǎo)致通孔間介質(zhì)材料的整體X值增加的問題的發(fā)生。
[0045]綜上所述，本發(fā)明的集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的1(值的方法，通過在沉積阻擋層之后，增加一道沉積氧化硅薄膜的步驟，并在沉積1冊(cè)；介質(zhì)材料之前將非通孔區(qū)域的氧化硅薄膜刻蝕掉，保留通孔區(qū)域的氧化硅薄膜；這樣，在后續(xù)刻蝕通孔的過程中，由于氧化硅薄膜較硬且刻蝕速率低，從而在氧化硅薄膜側(cè)壁形成斜面，并且在阻擋層側(cè)壁也形成斜面，這兩層斜面共同構(gòu)成通孔斜面；因此，相比較于現(xiàn)有工藝制備的通孔斜面，本發(fā)明作制備的通孔斜面的高度和角度均增加，避免了通孔切角太小導(dǎo)致金屬件擊穿漏電的發(fā)生；而且，相比于現(xiàn)有工藝中1冊(cè)；介質(zhì)材料底部具有氧化硅和氮摻雜碳化硅而導(dǎo)致通孔間將介質(zhì)材料X值升高的問題，本發(fā)明中1冊(cè)；介質(zhì)材料底部只具有阻擋層，從而不會(huì)進(jìn)一步導(dǎo)致通孔間介質(zhì)材料的X值的增加。
[0046]雖然本發(fā)明已以較佳實(shí)施例揭示如上，然所述實(shí)施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動(dòng)與潤飾，本發(fā)明所主張的保護(hù)范圍應(yīng)以權(quán)利要求書所述為準(zhǔn)。
【權(quán)利要求】
1.一種集成電路后段銅互連工藝中降低通孔間介質(zhì)材料的K值的方法，采用一表面具有阻擋層的半導(dǎo)體襯底，并在所述半導(dǎo)體襯底上設(shè)定通孔區(qū)域，其特征在于，包括: 步驟Ol:在所述阻擋層上沉積氧化硅薄膜； 步驟02:在所述氧化硅薄膜上涂覆光刻膠，經(jīng)光刻，將位于所述通孔區(qū)域的所述光刻膠保留，將其他區(qū)域的光刻膠去除； 步驟03:以所述光刻膠為掩膜，刻蝕位于非通孔區(qū)域的所述氧化硅薄膜并停止于所述阻擋層，并保留位于所述通孔區(qū)域的氧化硅薄膜； 步驟04:經(jīng)清洗工藝去除殘余的光刻膠； 步驟05:在所述步驟04形成的所述半導(dǎo)體襯底上沉積low-k介質(zhì)材料； 步驟06:刻蝕位于所述通孔區(qū)域的所述low-k介質(zhì)材料、所述氧化硅薄膜和所述阻擋層，從而在所述通孔區(qū)域的所述low-k介質(zhì)材料、所述氧化硅薄膜和所述阻擋層中刻蝕出通孔，且位于所述通孔側(cè)壁的所述氧化硅薄膜側(cè)壁和所述阻擋層側(cè)壁均形成斜面；所述氧化硅薄膜側(cè)壁斜面和所述阻擋層側(cè)壁斜面共同構(gòu)成所述通孔斜面； 其中，所述阻擋層的刻蝕速率、所述氧化硅薄膜刻蝕速率均小于所述low-k介質(zhì)材料刻蝕速率。
2.根據(jù)權(quán)利要求1所述的降低通孔間介質(zhì)材料的K值的方法，其特征在于，所述氧化硅薄膜的沉積方法為:采用TEOS作為反應(yīng)物，采用等離子體化學(xué)氣相沉積法來沉積。
3.根據(jù)權(quán)利要求2所述的降低通孔間介質(zhì)材料的K值的方法，其特征在于，所述氧化硅薄膜的厚度為100-500A。
4.根據(jù)權(quán)利要求1所述的降低通孔間介質(zhì)材料的K值的方法，其特征在于，所述阻擋層的材料為氮摻雜碳化娃。
5.根據(jù)權(quán)利要求1所述的降低通孔間介質(zhì)材料的K值的方法，其特征在于，所述通孔斜面的角度為45-90°，所述通孔斜面的高度為100-500A。
6.根據(jù)權(quán)利要求1所述的降低通孔間介質(zhì)材料的K值的方法，其特征在于，所述low-k介質(zhì)材料為多孔狀。
【文檔編號(hào)】H01L21/768GK104505367SQ201410625362
【公開日】2015年4月8日 申請(qǐng)日期:2014年11月7日 優(yōu)先權(quán)日:2014年11月7日
【發(fā)明者】雷通, 任洪瑞 申請(qǐng)人:上海華力微電子有限公司