一種soi橫向功率mosfet器件的制作方法
【專利摘要】一種SOI橫向功率MOSFET器件，屬于功率半導(dǎo)體器件【技術(shù)領(lǐng)域】。本發(fā)明在漂移區(qū)引入介質(zhì)槽，槽內(nèi)填充兩種或兩種以上的介質(zhì)材料，且介質(zhì)材料的介電系數(shù)低于有源層的介電常數(shù)，同時介電系數(shù)自下而上逐漸遞減；介質(zhì)槽靠近體區(qū)一側(cè)具有體區(qū)縱向延伸結(jié)構(gòu)；介質(zhì)槽與介質(zhì)埋層之間具有與漂移區(qū)摻雜類型相反的半導(dǎo)體埋層。變k介質(zhì)材料填充的介質(zhì)槽對有源層內(nèi)電場的調(diào)制作用和縱向折疊漂移區(qū)的作用使得器件耐壓大大提高并縮小器件橫向尺寸；體區(qū)縱向延伸結(jié)構(gòu)和半導(dǎo)體埋層結(jié)構(gòu)的引入進(jìn)一步提高了器件耐壓，而且增強(qiáng)了對漂移區(qū)的耗盡作用，可提高漂移區(qū)摻雜濃度，從而降低器件的導(dǎo)通電阻；介質(zhì)槽還能夠降低器件的柵-漏電容，提高器件的頻率和輸出功率。
【專利說明】—種SOI橫向功率MOSFET器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于功率半導(dǎo)體器件【技術(shù)領(lǐng)域】，涉及MOSFET(Metal-Oxide_SemiconductorField-Effect-Transistor,金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)器件，尤其是SOI(Semiconductor On Insulator,絕緣層上的半導(dǎo)體)MOSFET 器件

【背景技術(shù)】
[0002]對于常規(guī)LDMOS器件而言，漂移區(qū)長度隨器件擊穿電壓的升高單調(diào)增加。這不僅使器件(或電路)的芯片面積增加、成本增大，而且不利于集成電路的小型化。更為嚴(yán)重的是，器件的導(dǎo)通電阻隨漂移區(qū)長度(或器件耐壓)的增加而增大(導(dǎo)通電阻與器件耐壓的關(guān)系式可表達(dá)為:Rm，sp - BV2 5，其中BV為器件耐壓，Rm，sp為器件比導(dǎo)通電阻)，導(dǎo)通電阻的增加導(dǎo)致器件的功耗急劇增加，同時器件的開關(guān)速度也隨之降低。
[0003]為了緩解擊穿電壓與導(dǎo)通電阻之間的矛盾關(guān)系，業(yè)內(nèi)研究者提出了基于溝槽技術(shù)的SOI器件結(jié)構(gòu)。該類結(jié)構(gòu)是在體區(qū)與漏區(qū)之間的漂移區(qū)中引入介質(zhì)槽，并在介質(zhì)槽內(nèi)填充介電系數(shù)比漂移區(qū)介電系數(shù)小的介電材料。根據(jù)高斯定理，介質(zhì)槽內(nèi)的橫向電場要高于漂移區(qū)內(nèi)的橫向電場，這樣便可利用介質(zhì)槽來承受器件大部分的橫向耐壓，從而可以在一定的耐壓條件下縮小器件的橫向尺寸，或者在相同的器件尺寸下獲得更高的擊穿電壓；介質(zhì)槽使漂移區(qū)縱向折疊，縮小了器件的橫向尺寸從而獲得較低的比導(dǎo)通電阻；同時，漂移區(qū)內(nèi)的介質(zhì)槽可以形成多維度的MIS (Metal-1nsulator-Semiconductor)結(jié)構(gòu)，從而增強(qiáng)對漂移區(qū)的耗盡作用，提高漂移區(qū)摻雜濃度，降低器件的導(dǎo)通電阻?？傊?，溝槽技術(shù)的器件結(jié)構(gòu)可以對擊穿電壓與比導(dǎo)通電阻之間的矛盾關(guān)系有所改善。
[0004]文獻(xiàn)(Won-SoSon, Young-HoSohn and Sie-Young Choi, [Effects of a trenchunder the gate in high voltage RESURF LDMOSFET for SOI power integratedcircuits] Solid State Electronics48 (2004) 1629-1635)提出具有槽的 RESURFLDM0SFET，其器件結(jié)構(gòu)如圖1所示。該器件將氧化物槽11引入柵電極G末端附近直至漏區(qū)7c之間的漂移區(qū)4中。氧化物槽11在漂移區(qū)4的摻雜濃度過高時，可以降低柵電極G末端之下硅表面的電場強(qiáng)度，避免此處的提前擊穿；同時，氧化物槽11還能降低漏端7c邊緣的表面電場峰值，從而能在降低導(dǎo)通電阻的基礎(chǔ)上提高器件耐壓。該文獻(xiàn)報道其實驗結(jié)果為，在漂移區(qū)4長度為16 μ m,介質(zhì)埋層2和有源層3厚度分別為3μ m和8μ m時的耐壓為352V，比導(dǎo)通電阻約為18.8mΩ.cm2。該類結(jié)構(gòu)的LDMOS器件在耐壓為250V時，比導(dǎo)通電阻約為9πιΩ -Cm20可見，該結(jié)構(gòu)的LDMOS器件在降低漂移區(qū)長度和改善比導(dǎo)通電阻與耐壓之間矛盾關(guān)系方面的效果比較有限。
[0005]文獻(xiàn)(Kota Seto, Ryu Kamibaba, Masanori Tsukuda and Ichiro Omura,【Universal trench edge terminat1n design]IEEE ISPSD2Ol2, ΙΘΙ-ΙΜ)將溝槽技術(shù)應(yīng)用于終端結(jié)構(gòu)中(其終端結(jié)構(gòu)如圖2所示)，設(shè)計出了耐壓>1000V的終端結(jié)構(gòu)。該終端結(jié)構(gòu)是在漂移區(qū)中引入介質(zhì)槽9,介質(zhì)槽9內(nèi)填充BCB (BenzoCycloButene,苯并環(huán)丁烯,相對介電系數(shù)為2.65)介質(zhì)；在介質(zhì)槽9靠近陽極區(qū)7d 一側(cè)和介質(zhì)槽底部形成P型條，構(gòu)成體區(qū)縱向延伸結(jié)構(gòu)6 ;在介質(zhì)槽9底部體區(qū)縱向延伸結(jié)構(gòu)6末端注入形成高摻雜的N型半導(dǎo)體島6b。介質(zhì)槽9在反向阻斷時可承受大部分的終端壓降；高摻雜的半導(dǎo)體島6b阻止了耗盡區(qū)向遠(yuǎn)離陽極區(qū)一側(cè)擴(kuò)展，在該側(cè)會有大量空穴積累，使介質(zhì)槽9內(nèi)的橫向電場顯著提高。此二者均可減小終端面積，從而提高芯片面積的利用率。體區(qū)縱向延伸結(jié)構(gòu)6可將此類終端結(jié)構(gòu)的擊穿點(diǎn)由介質(zhì)槽9與陽極區(qū)7d接觸附近轉(zhuǎn)移到陽極區(qū)7d下方，因而能夠進(jìn)一步提高終端耐壓。該文獻(xiàn)報道，在固定槽深為55 μ m的條件下,在槽寬分別為20μηι、60μηι、100 μ m時，仿真獲得的耐壓分別為1222V、1474V和1559V。此類終端結(jié)構(gòu)的耐壓可達(dá)理想PIN 二極管耐壓的90%。但由于該類終端結(jié)構(gòu)在介質(zhì)槽底部引入了高摻雜的N型半導(dǎo)體島，因而在工藝上較難實現(xiàn)。
[0006]中國專利(申請?zhí)?01010173833.X，申請日2012.02.29，【SOI橫向MOSFET器件】)采用縱向延伸至介質(zhì)埋層2的槽柵8，同時在漂移區(qū)4中引入介質(zhì)槽9，并在介質(zhì)槽9中形成埋柵81，構(gòu)成了具有雙溝道的SOI橫向MOSFET器件，如圖3所示。該結(jié)構(gòu)同樣利用介質(zhì)槽9來承受大部分的壓降，因而可以縮小器件尺寸；延伸槽柵8在正向?qū)〞r形成電子的積累層，使得比導(dǎo)通電阻大大降低；延伸槽柵8和介質(zhì)層內(nèi)的埋柵81構(gòu)成雙溝道，增加了器件的電流密度；延伸槽柵與介質(zhì)埋層2接觸，便于高壓器件與低壓集成電路的隔離。文獻(xiàn)(Xiaorong Luo, T.F.Lei,Y.G.Wang et al., [Low on-Resistance SOI Dual-Trench-GateMOSFET]IEEE Transact1ns on Electron Devices59 (2012)，504-509)報道了該類結(jié)構(gòu)在2 μ m厚的有源層，0.5 μ m厚的介質(zhì)埋層和3 μ m的半元胞尺寸下，其耐壓為92V，比導(dǎo)通電阻約為0.36πιΩ Km2。該類器件在耐壓〈300V的應(yīng)用領(lǐng)域具有明顯的優(yōu)勢。在器件耐壓高于300V時，該類器件一方面需要較厚的有源層，這勢必會導(dǎo)致延伸槽柵8的工藝難度加大，從而導(dǎo)致成本的增加；另一方面需要較厚的介質(zhì)埋層2，這會導(dǎo)致嚴(yán)重的自熱效應(yīng)；此外，在高壓應(yīng)用時，溝道電阻所占器件總電阻比例較小，采用雙溝道增加了工藝復(fù)雜度，卻對器件的導(dǎo)通電阻改善不大。可見，該類器件不適合制造耐壓>300V的功率器件。


【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題，就是提供一種SOI橫向功率MOSFET器件，利用變K介質(zhì)材料的介質(zhì)槽9結(jié)構(gòu)配合介質(zhì)槽9靠近體區(qū)7 —側(cè)的體區(qū)縱向延伸結(jié)構(gòu)以及介質(zhì)槽9下方的半導(dǎo)體埋層5結(jié)構(gòu)，提高LDMOSFET器件的耐壓，降低比導(dǎo)通電阻和功耗，縮小器件的橫向尺寸和芯片面積。
[0008]本發(fā)明技術(shù)方案是:
[0009]—種SOI橫向功率MOSFET器件,如圖4至圖8所不,包括自下而上的襯底層1、介質(zhì)埋層2和有源層3。所述有源層3為第一摻雜類型半導(dǎo)體；有源層3表面一側(cè)具有第二摻雜類型的半導(dǎo)體體區(qū)7，另一側(cè)表面具有第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c。第二摻雜類型的半導(dǎo)體體區(qū)7中具有相互獨(dú)立的第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)7b，第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)7b的引出端與金屬源電極S相連。第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c的引出端與金屬漏電極D相連。第二摻雜類型的半導(dǎo)體體區(qū)7與第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c之間的有源層3形成器件的漂移區(qū)4。漂移區(qū)4中具有介質(zhì)槽9，且介質(zhì)槽9的一側(cè)與第二摻雜類型的半導(dǎo)體體區(qū)7相接觸。有源層3中還具有柵極結(jié)構(gòu)8，所述柵極結(jié)構(gòu)8由柵介質(zhì)材料8a、柵導(dǎo)電材料8b和金屬柵電極G構(gòu)成；其中柵導(dǎo)電材料8b的引出端與金屬柵電極相連，柵導(dǎo)電材料8b米用與第二摻雜類型的半導(dǎo)體體區(qū)7、第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和有源層3均接觸的柵介質(zhì)材料8a進(jìn)行隔離。所述SOI橫向功率MOSFET器件還具有下述特征:介質(zhì)槽9的縱向深度大于第二摻雜類型的半導(dǎo)體體區(qū)7的縱向深度但小于有源層3厚度；介質(zhì)槽9自下而上由兩種或兩種以上不同介電系數(shù)的介質(zhì)材料填充，且介質(zhì)材料的介電系數(shù)低于有源層3所用材料的介電常數(shù)，同時介質(zhì)材料的介電系數(shù)自下而上逐漸遞減；介質(zhì)槽9與第二摻雜類型的半導(dǎo)體體區(qū)7接觸的一側(cè)還具有一個頂部與第二摻雜類型的半導(dǎo)體體區(qū)7相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6，該第二摻雜類型的半導(dǎo)體條狀區(qū)域6形成第二摻雜類型的半導(dǎo)體體區(qū)7的縱向延伸結(jié)構(gòu)；介質(zhì)槽9與介質(zhì)埋層2之間的有源層3中還具有第二摻雜類型的半導(dǎo)體埋層5，第二摻雜類型的半導(dǎo)體埋層5與介質(zhì)槽9底部和介質(zhì)埋層2頂部均不接觸。
[0010]進(jìn)一步地，本發(fā)明提供的SOI橫向功率MOSFET器件，其中柵極結(jié)構(gòu)可采用溝槽柵結(jié)構(gòu)或平面柵結(jié)構(gòu)。若采用溝槽柵結(jié)構(gòu)，其溝槽柵的縱向深度可與第二摻雜類型的半導(dǎo)體體區(qū)7的縱向深度相當(dāng)，也可延伸至介質(zhì)埋層2(延伸至介質(zhì)埋層2的槽柵結(jié)構(gòu)應(yīng)用于高壓集成電路時，該槽柵能夠?qū)崿F(xiàn)其與低壓控制電路之間的全介質(zhì)隔離，簡化了集成電路的制造工藝)。
[0011]進(jìn)一步地，本發(fā)明提供的SOI橫向功率MOSFET器件，當(dāng)柵極結(jié)構(gòu)為延伸至介質(zhì)埋層2的槽柵結(jié)構(gòu)時，第二摻雜類型的半導(dǎo)體埋層5與介質(zhì)埋層2之間還可增加第一摻雜類型的半導(dǎo)體緩沖層4a，所述第一摻雜類型的半導(dǎo)體緩沖層4a與第二摻雜類型的半導(dǎo)體埋層5不相接觸。該方案可以形成L型的低阻電流通路，對比導(dǎo)通電阻有很大改善。
[0012]進(jìn)一步地，本發(fā)明提供的SOI橫向功率MOSFET器件，所述介質(zhì)槽9靠近第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c的一側(cè)還具有與介質(zhì)槽9相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6a。該方案對介質(zhì)槽內(nèi)的橫向電場有所削弱，但可以提高漂移區(qū)摻雜濃度，因而也可以取得擊穿電壓和比導(dǎo)通電阻的良好折衷。與介質(zhì)槽9相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6a可與第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c接觸或不接觸。接觸時，所述與第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域(6a)的頂部與第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)相連，且第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)側(cè)面與介質(zhì)槽(9)相連。
[0013]進(jìn)一步地，本發(fā)明提供的SOI橫向功率MOSFET器件，所述半導(dǎo)體埋層2的橫向位置與介質(zhì)槽9平齊或不平齊。特別地，當(dāng)半導(dǎo)體埋層2的橫向位置與介質(zhì)槽9平齊時，在工藝實現(xiàn)中可與介質(zhì)槽使用同一張掩模版，從而可以降低成本。
[0014]本發(fā)明所達(dá)到的有益效果是:
[0015]本發(fā)明提供的SOI橫向功率MOSFET器件在阻斷狀態(tài)下，位于漏區(qū)7c和體區(qū)7之間的介質(zhì)槽9參與耐壓，由于介質(zhì)槽9內(nèi)采用比有源層3材料介電系數(shù)小的介電材料，所以介質(zhì)槽9內(nèi)的表面電場遠(yuǎn)大于有源層3內(nèi)的表面電場；在縱向，變K介質(zhì)材料的介質(zhì)槽9調(diào)制有源層3內(nèi)的電場，并對有源層3形成多維度耗盡。二者均使器件耐壓提高，因此，對于相同的器件橫向尺寸，器件耐壓可以大幅提高；或?qū)τ谙嗤哪蛪海茀^(qū)和器件長度可以大幅減小，從而降低導(dǎo)通電阻和功耗。介質(zhì)槽9使器件漂移區(qū)4沿縱向折疊，縮小器件橫向尺寸，進(jìn)而降低比導(dǎo)通電阻和芯片成本，并增加開關(guān)速度。介質(zhì)槽9靠近體區(qū)7—側(cè)的體區(qū)縱向延伸結(jié)構(gòu)6和介質(zhì)槽9下方的半導(dǎo)體埋層5，進(jìn)一步增加了對漂移區(qū)4的輔助耗盡作用，并調(diào)制有源層3內(nèi)的電場，從而增加器件耐壓并降低器件比導(dǎo)通電阻。

【專利附圖】

【附圖說明】
[0016]圖1是現(xiàn)有一種具有介質(zhì)槽的SOI RESURF LDMOS器件結(jié)構(gòu)示意圖。
[0017]圖2是現(xiàn)有一種具有縱向JTE結(jié)構(gòu)的槽型終端結(jié)構(gòu)示意圖。
[0018]圖3是現(xiàn)有一種具有雙柵結(jié)構(gòu)的SOI槽型LDMOS器件結(jié)構(gòu)示意圖。
[0019]圖4是本發(fā)明提供的N溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，介質(zhì)槽內(nèi)填充兩種絕緣介質(zhì)材料；(b)具有平面柵結(jié)構(gòu)，介質(zhì)槽內(nèi)填充兩種絕緣介質(zhì)材料。
[0020]圖5是本發(fā)明提供的具有槽柵結(jié)構(gòu)的N溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，其槽柵結(jié)構(gòu)延伸至介質(zhì)埋層2，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料；(b)具有槽柵結(jié)構(gòu),其槽柵結(jié)構(gòu)延伸至介質(zhì)埋層2，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料，且介質(zhì)埋層2與第二摻雜類型的半導(dǎo)體埋層5之間具有第一摻雜類型的半導(dǎo)體緩沖層
4a0
[0021]圖6是本發(fā)明提供的N溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，介質(zhì)槽9靠近漏區(qū)一側(cè)具有與漏區(qū)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6a，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料；(b)具有平面柵結(jié)構(gòu)，介質(zhì)槽9靠近漏區(qū)一側(cè)具有與漏區(qū)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6a，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料。
[0022]圖7是本發(fā)明提供的N溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，其中介質(zhì)槽9內(nèi)填充η (η>2)種絕緣介質(zhì)材料；(b)具有平面柵結(jié)構(gòu)，其中介質(zhì)槽9內(nèi)填充η (η>2)種絕緣介質(zhì)材料。
[0023]圖8是本發(fā)明提供的P溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料；(b)具有平面柵結(jié)構(gòu)，介質(zhì)槽9內(nèi)填充兩種絕緣介質(zhì)材料。
[0024]圖9是本發(fā)明提供的SOI橫向功率MOSFET器件與普通槽型LDMOS在器件擊穿時的電場仿真對比圖。其中(a)是表面橫向電場對比圖；(b)是繞介質(zhì)槽的電場分量對比圖。
[0025]圖10是本發(fā)明提供的SOI橫向功率MOSFET器件與普通槽型LDMOS在器件擊穿時的等勢線分布對比圖。其中(a)為普通槽型LDMOS，(b)為本發(fā)明提供的槽型SOI橫向功率MOSFET。
[0026]圖11是本發(fā)明提供的SOI橫向功率MOSFET器件與普通槽型LDMOS在器件正向?qū)〞r的電流線分布對比圖。其中(a)為普通槽型LDMOS，(b)為本發(fā)明提供的SOI橫向功率MOSFET 器件。
[0027]附圖標(biāo)記:
[0028]I是襯底層，2是介質(zhì)埋層，3是有源層，4是漂移區(qū)，4a是第一摻雜類型的半導(dǎo)體緩沖層，5是第二摻雜類型的半導(dǎo)體埋層，6是頂部與第二摻雜類型的半導(dǎo)體體區(qū)7相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域，6a是與介質(zhì)槽9靠近漏區(qū)一側(cè)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域，6b是介質(zhì)槽底部的半導(dǎo)體島，7是第二摻雜類型的半導(dǎo)體體區(qū)，7a是第一重?fù)诫s類型半導(dǎo)體源區(qū)，7b是第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)，7c是第一重?fù)诫s類型半導(dǎo)體漏區(qū)，7d是陽極區(qū)，7e是陰極區(qū)，8是柵電極結(jié)構(gòu)，81是埋柵，8a是柵介質(zhì)材料，Sb是柵導(dǎo)電材料，9是介質(zhì)槽，9a是介質(zhì)槽內(nèi)填充的介質(zhì)，91是填充介質(zhì)1，92是填充介質(zhì)2，9n是填充介質(zhì)n，10是場氧化層，11是氧化物槽，S是源電極，D是漏電極，G是柵電極，A是陽極，C是陰極。

【具體實施方式】
[0029]下面結(jié)合附圖及實施例，詳述本發(fā)明的技術(shù)方案。所述技術(shù)方案同樣適用于體硅技術(shù)，只是相應(yīng)地去除SOI技術(shù)中的介質(zhì)埋層結(jié)構(gòu)。
[0030]實施例1
[0031]一種SOI橫向功率MOSFET器件，如圖4，包括自下而上的襯底層1、介質(zhì)埋層2和有源層3。所述有源層3為第一摻雜類型半導(dǎo)體；有源層3表面一側(cè)具有第二摻雜類型的半導(dǎo)體體區(qū)7，另一側(cè)表面具有第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c。第二摻雜類型的半導(dǎo)體體區(qū)7中具有相互獨(dú)立的第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)7b，第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)7b的引出端與金屬源電極S相連。第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c的引出端與金屬漏電極D相連。第二摻雜類型的半導(dǎo)體體區(qū)7與第一重?fù)诫s類型半導(dǎo)體漏區(qū)7c之間的有源層3形成器件的漂移區(qū)
4。漂移區(qū)4中具有介質(zhì)槽9，且介質(zhì)槽9的一側(cè)與第二摻雜類型的半導(dǎo)體體區(qū)7相接觸。有源層3中還具有柵極結(jié)構(gòu)8，所述柵極結(jié)構(gòu)8由柵介質(zhì)材料8a、柵導(dǎo)電材料Sb和金屬柵電極G構(gòu)成；其中柵導(dǎo)電材料8b的引出端與金屬柵電極相連，柵導(dǎo)電材料8b米用與第二摻雜類型的半導(dǎo)體體區(qū)7、第一重?fù)诫s類型半導(dǎo)體源區(qū)7a和有源層3均接觸的柵介質(zhì)材料8a進(jìn)行隔離。所述SOI橫向功率MOSFET器件還具有下述特征:介質(zhì)槽9的縱向深度大于第二摻雜類型的半導(dǎo)體體區(qū)7的縱向深度但小于有源層3厚度；介質(zhì)槽9自下而上由兩種不同介電系數(shù)的介質(zhì)材料填充(填充介質(zhì)I和填充介質(zhì)2)，且介質(zhì)材料的介電系數(shù)低于有源層3所用材料的介電常數(shù)，同時介質(zhì)材料的介電系數(shù)自下而上逐漸遞減(填充介質(zhì)I的介電常數(shù)高于填充介質(zhì)2的介電常數(shù));介質(zhì)槽9與第二摻雜類型的半導(dǎo)體體區(qū)7接觸的一側(cè)還具有一個頂部與第二摻雜類型的半導(dǎo)體體區(qū)7相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域6，該第二摻雜類型的半導(dǎo)體條狀區(qū)域6形成第二摻雜類型的半導(dǎo)體體區(qū)7的縱向延伸結(jié)構(gòu)；介質(zhì)槽9與介質(zhì)埋層2之間的有源層3中還具有第二摻雜類型的半導(dǎo)體埋層5，第二摻雜類型的半導(dǎo)體埋層5與介質(zhì)槽9底部和介質(zhì)埋層2頂部均不接觸。
[0032]圖4是實施例1提供的N溝道SOI橫向功率MOSFET器件結(jié)構(gòu)示意圖。其中(a)具有槽柵結(jié)構(gòu)，介質(zhì)槽內(nèi)填充兩種絕緣介質(zhì)材料；(b)具有平面柵結(jié)構(gòu)，介質(zhì)槽內(nèi)填充兩種絕緣介質(zhì)材料。
[0033]實施例1提供的SOI橫向功率MOSFET器件在高壓阻斷態(tài)，由于填充介質(zhì)I采用比有源層3介電系數(shù)小的介電材料,所以介質(zhì)槽9內(nèi)的表面電場遠(yuǎn)大于有源層3內(nèi)的表面電場；在縱向，變K介質(zhì)材料的介質(zhì)槽調(diào)制有源層3內(nèi)的電場，并對有源層3形成多維度輔助耗盡。二者均使器件耐壓提高。因此，對于相同的器件橫向尺寸，器件耐壓可以大幅提高；或?qū)τ谙嗤哪蛪?，漂移區(qū)和器件長度可以大幅減小，從而降低導(dǎo)通電阻和功耗。同時，介質(zhì)槽9使漂移區(qū)4沿縱向折疊，使器件橫向尺寸得以縮小，進(jìn)而可以降低比導(dǎo)通電阻和芯片成本，并提高開關(guān)速度。體區(qū)的縱向延伸結(jié)構(gòu)與半導(dǎo)體埋層5，一方面可以增強(qiáng)對漂移區(qū)4的耗盡作用，另一方面又可調(diào)制有源層3內(nèi)的電場，從而可以保證在高耐壓的條件下獲得較低的比導(dǎo)通電阻。
[0034]實施例2
[0035]與實施例1中的槽柵結(jié)構(gòu)器件(如圖4 Ca)所示)相比，本例器件將槽柵8延伸至介質(zhì)埋層2，如圖5(a)所示。當(dāng)本發(fā)明所提出的器件用于高壓集成電路時，該槽柵能夠?qū)崿F(xiàn)其與低壓控制電路之間的全介質(zhì)隔離，簡化了集成電路的制造工藝。在正向?qū)〞r，延伸槽柵8可以在有源層3內(nèi)形成積累層，從而大大降低比導(dǎo)通電阻。而在反向阻斷態(tài)，延伸槽柵
8、介質(zhì)埋層2以及介質(zhì)槽9可以對漂移區(qū)4形成多維度的耗盡，這一方面可以提高漂移區(qū)濃度，降低導(dǎo)通電阻，另一方面也可以提高器件耐壓。
[0036]實施例3
[0037]與實施例2相比，本例器件在有源層3與介質(zhì)埋層4之間注入形成一層較薄的N型緩沖層4a，如圖5(b)所示。該緩沖層4a與延伸槽柵8—起可以形成L型的低阻電流通路，可以大幅度降低器件比導(dǎo)通電阻。
[0038]實施例4
[0039]與實施例1相比，本例器件在介質(zhì)槽9靠近漏區(qū)7c —側(cè)形成P型摻雜的半導(dǎo)體條6a，如圖6(a)和6 (b)所示，其中圖6(a)所示為槽柵結(jié)構(gòu)，圖6 (b)所示為平面柵結(jié)構(gòu)。P型摻雜半導(dǎo)體條6a對介質(zhì)槽9內(nèi)的橫向電場有所削弱，但可以提高漂移區(qū)4內(nèi)的摻雜濃度，因此也可在器件耐壓和比導(dǎo)通電阻之間取得良好的折衷。
[0040]實施例5
[0041]與實施例1相比，本例器件在介質(zhì)槽9內(nèi)填充n(n>2)種不同介電系數(shù)的介電材料，如圖7(a)和7(b)所示，其中圖7(a)所示為槽柵結(jié)構(gòu)，圖7 (b)所示為平面柵結(jié)構(gòu)。介質(zhì)槽9內(nèi)自上而下依次為絕緣介質(zhì)1、絕緣介質(zhì)2…絕緣介質(zhì)η。其中絕緣介質(zhì)I的介電系數(shù)小于有源層材料的介電系數(shù)，介質(zhì)槽9內(nèi)的介電系數(shù)自上而下逐漸遞減。填充多種介電材料的介質(zhì)槽9可以進(jìn)一步調(diào)制有源層4內(nèi)的電場，因而可以獲得比實施例1更好的器件性能。但在介質(zhì)槽9內(nèi)填充η(η>2)種絕緣介質(zhì)材料會導(dǎo)致工藝難度的加大。
[0042]對于實施例2?4，介質(zhì)槽9內(nèi)均可填充η (η>2)種絕緣介質(zhì)材料。
[0043]實施例6
[0044]與實施例1相比，本例器件為本發(fā)明所提出的P溝道SOI橫向功率MOSFET器件，如圖8(a)和8(b)所示，其中圖8(a)所示為槽柵結(jié)構(gòu)，圖8 (b)所示為平面柵結(jié)構(gòu)。對于實施例I?5所描述的N溝道槽型功率SOI LDMOS技術(shù)方案同樣適合P溝道類型的器件，只是對換相應(yīng)半導(dǎo)體區(qū)域的N型和P型。
[0045]本發(fā)明的上述幾種實施例所描述的SOI橫向功率MOSFET器件，可以采用S1、SiC、SiGe,GaAs或GaN等半導(dǎo)體材料作為有源層3的材料制作器件，這幾種材料技術(shù)成熟，取材方便。而對于介質(zhì)埋層2，業(yè)界常用、工藝成熟的材料為S12，也可用介電系數(shù)低于S12的低K介質(zhì)。根據(jù)高斯定理，當(dāng)介質(zhì)埋層2中絕緣材料的介電系數(shù)越低時，介質(zhì)埋層2中的電場越強(qiáng)，從而SOI器件的縱向耐壓越大，因而低K介質(zhì)的埋層材料有利于SOI器件耐壓的提高。當(dāng)有源層3材料采用Si，推薦的絕緣柵介質(zhì)8a為S12，絕緣柵中的導(dǎo)電材料8b為多晶硅或者金屬，介質(zhì)埋層材料2為Si02。本發(fā)明的技術(shù)方案，對襯底材料幾乎沒有要求，可以是N型或P型半導(dǎo)體材料，甚至可以是絕緣介質(zhì)材料，或與介質(zhì)埋層為同一種介質(zhì)材料。
[0046]如果有源層3材料采用Si，對于本發(fā)明所提出的介質(zhì)槽9內(nèi)填充兩種介質(zhì)材料的槽型功率SOI LDMOS器件,絕緣介質(zhì)91可選用苯并環(huán)丁烯(BenzoCycloButene, BCB),其相對介電系數(shù)約為2.65，遠(yuǎn)低于Si的相對介電系數(shù)11.9，所以可以提高介質(zhì)槽9表面的橫向電場，進(jìn)而可以提高器件耐壓或減小器件的元胞面積。絕緣介質(zhì)92可選用S12，其相對介電系數(shù)為3.9,也低于Si的相對介電系數(shù)，同樣可以提高介質(zhì)槽9內(nèi)的橫向電場。而且由于介質(zhì)槽9內(nèi)填充低介電系數(shù)的介電材料，可以降低器件的柵-漏電容，從而可以提高器件開關(guān)速度。
[0047]本發(fā)明所提出的SOI橫向功率MOSFET器件，如何在介質(zhì)槽9內(nèi)填充多種絕緣介質(zhì)是工藝實現(xiàn)中的一個關(guān)鍵問題。對于絕緣介質(zhì)91選用BCB，絕緣介質(zhì)92選用S12的介質(zhì)槽9內(nèi)填充兩種介質(zhì)材料的本發(fā)明結(jié)構(gòu)，介質(zhì)槽的填充可選用如下工藝步驟:a)，在介質(zhì)槽9內(nèi)淀積S12并平坦化處理；b),刻蝕部分介質(zhì)槽9內(nèi)填充的S12 ;c),采用SOD法(spin-ondielectrics,旋涂介質(zhì))填充BCB并平坦化處理。S12的淀積及刻蝕在工藝上已經(jīng)比較成熟，SOD法在薄膜材料制備上也較常用，因而在介質(zhì)槽9內(nèi)填充S12和BCB兩種絕緣介質(zhì)并沒有多大工藝難度。若介質(zhì)槽內(nèi)填充兩種以上絕緣介質(zhì)，則可采用SOD法分段填充，因為SOD法可以精確控制薄膜的生長厚度，而且薄膜的平整度、致密程度都非常高，但工藝的成本勢必會增加。
[0048]圖9 (a)為本發(fā)明所提出的SOI橫向功率MOSFET器件與普通槽型功率SOI LDMOS器件表面橫向電場對比圖。從圖9(a)中可看出，本發(fā)明所提出的槽型SOI LDMOS器件介質(zhì)槽內(nèi)最大橫向電場達(dá)130V/微米，較普通槽型SOI LDMOS器件的70V/微米提高了將近一倍。圖9(b)為本發(fā)明所提出的槽型功率SOI LDMOS器件與普通槽型功率SOI LDMOS器件繞槽電場分量對比圖。從圖9(b)可以看出，由于變介質(zhì)材料介質(zhì)槽的引入，本發(fā)明提出的槽型SOI LDMOS器件有源層內(nèi)的電場因被調(diào)制而得以顯著增強(qiáng)。圖10為本發(fā)明所提出的槽型功率SOI LDMOS器件與普通槽型功率SOI LDMOS器件二維等勢線分布對比圖，圖(a)為普通槽型SOI LDMOS器件，圖(b)為本發(fā)明提出的槽型SOI LDMOS器件。圖中相鄰兩根等勢線的電勢差為20V/微米，兩種結(jié)構(gòu)的擊穿電壓分別為307V、635V。本發(fā)明提出的槽型器件耐壓與普通槽型器件耐壓相比提高了一倍多。
[0049]圖11為本發(fā)明提出的SOI橫向功率MOSFET器件與普通槽型功率SOI LDMOS器件二維電流線分布對比圖，圖(a)為普通槽型SOI LDMOS器件(圖中相鄰兩根電流線的電流強(qiáng)度差為1Χ10_8Α/μπι)，圖(b)為本發(fā)明提出的槽型SOI LDMOS器件(圖中相鄰兩根電流線的電流強(qiáng)度差為1Χ10_7Α/μπι)。對比圖11(a)和圖11(b)可看出，由于P型縱向JTE區(qū)和P型半導(dǎo)體埋層的引入，本發(fā)明提出的槽型SOI LDMOS器件的導(dǎo)通電阻大大降低，其比導(dǎo)通電阻35.3mΩ.cm2，較普通槽型SOI LDMOS的406mΩ.cm2,降低了近12倍。
[0050]綜上，本發(fā)明所提供的SOI橫向功率MOSFET器件一方面使器件耐壓大大提高并縮小器件橫向尺寸，主要是因為變介質(zhì)材料填充的介質(zhì)槽9對有源層內(nèi)電場的調(diào)制作用和縱向折疊漂移區(qū)的作用；另一方面，由于體區(qū)縱向延伸結(jié)構(gòu)和半導(dǎo)體埋層結(jié)構(gòu)5的引入，不僅調(diào)制了有源層電場使耐壓進(jìn)一步提升，而且增強(qiáng)了對漂移區(qū)的耗盡作用，使漂移區(qū)摻雜濃度得以提高，從而降低了器件的導(dǎo)通電阻；再者，介質(zhì)槽9降低了器件的柵-漏電容，提高了器件的頻率和輸出功率。
【權(quán)利要求】
1.一種SOI橫向功率MOSFET器件，包括自下而上的襯底層(I)、介質(zhì)埋層(2)和有源層(3 );所述有源層(3 )為第一摻雜類型半導(dǎo)體；有源層(3 )表面一側(cè)具有第二摻雜類型的半導(dǎo)體體區(qū)(7)，另一側(cè)表面具有第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c);第二摻雜類型的半導(dǎo)體體區(qū)(7)中具有相互獨(dú)立的第一重?fù)诫s類型半導(dǎo)體源區(qū)(7a)和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)(7b)，第一重?fù)诫s類型半導(dǎo)體源區(qū)(7a)和第二重?fù)诫s類型半導(dǎo)體體接觸區(qū)(7b)的引出端與金屬源電極(S)相連；第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)的引出端與金屬漏電極(D)相連；第二摻雜類型的半導(dǎo)體體區(qū)(7)與第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)之間的有源層(3)形成器件的漂移區(qū)(4);漂移區(qū)(4)中具有介質(zhì)槽(9)，且介質(zhì)槽(9)的一側(cè)與第二摻雜類型的半導(dǎo)體體區(qū)(7)相接觸；有源層(3)中還具有柵極結(jié)構(gòu)(8)，所述柵極結(jié)構(gòu)(8)由柵介質(zhì)材料(8a)、柵導(dǎo)電材料(8b )和金屬柵電極(G)構(gòu)成；其中柵導(dǎo)電材料(8b )的引出端與金屬柵電極相連，柵導(dǎo)電材料(8b)采用與第二摻雜類型的半導(dǎo)體體區(qū)(7)、第一重?fù)诫s類型半導(dǎo)體源區(qū)(7a)和有源層(3)均接觸的柵介質(zhì)材料(8a)進(jìn)行隔離； 其特征在于，所述介質(zhì)槽(9)的縱向深度大于第二摻雜類型的半導(dǎo)體體區(qū)(7)的縱向深度但小于有源層(3)厚度；介質(zhì)槽(9)自下而上由兩種或兩種以上不同介電系數(shù)的介質(zhì)材料填充，且介質(zhì)材料的介電系數(shù)低于有源層(3)所用材料的介電常數(shù)，同時介質(zhì)材料的介電系數(shù)自下而上逐漸遞減；介質(zhì)槽(9)與第二摻雜類型的半導(dǎo)體體區(qū)(7)接觸的一側(cè)還具有一個頂部與第二摻雜類型的半導(dǎo)體體區(qū)(7)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域(6)，該第二摻雜類型的半導(dǎo)體條狀區(qū)域(6)形成第二摻雜類型的半導(dǎo)體體區(qū)(7)的縱向延伸結(jié)構(gòu)；介質(zhì)槽(9)與介質(zhì)埋層(2)之間的有源層(3)中還具有第二摻雜類型的半導(dǎo)體埋層(5)，第二摻雜類型的半導(dǎo)體埋層(5)與介質(zhì)槽(9)底部和介質(zhì)埋層(2)頂部均不接觸。
2.根據(jù)權(quán)利要求1所述的SOI橫向功率MOSFET器件，其特征在于，所述柵極結(jié)構(gòu)為平面柵結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的SOI橫向功率MOSFET器件，其特征在于，所述柵極結(jié)構(gòu)為溝槽柵結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的SOI橫向功率MOSFET器件，其特征在于，所述溝槽柵結(jié)構(gòu)的縱向深度與第二摻雜類型的半導(dǎo)體體區(qū)(7 )的縱向深度相當(dāng)。
5.根據(jù)權(quán)利要求3所述的SOI橫向功率MOSFET器件，其特征在于，所述溝槽柵結(jié)構(gòu)的縱向深度延伸至介質(zhì)埋層(2)。
6.根據(jù)權(quán)利要求5所述的SOI橫向功率MOSFET器件，其特征在于，第二摻雜類型的半導(dǎo)體埋層(5)與介質(zhì)埋層(2)之間還具有第一摻雜類型的半導(dǎo)體緩沖層(4a)，所述第一摻雜類型的半導(dǎo)體緩沖層(4a)與第二摻雜類型的半導(dǎo)體埋層(5)不相接觸。
7.根據(jù)權(quán)利要求1至6中任一項所述SOI橫向功率MOSFET器件，其特征在于，所述半導(dǎo)體埋層(2)的橫向位置與介質(zhì)槽(9)平齊或不平齊。
8.根據(jù)權(quán)利要求1至6中任一項所述SOI橫向功率MOSFET器件，其特征在于，所述介質(zhì)槽(9)靠近第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)的一側(cè)還具有與介質(zhì)槽(9)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域(6a)。
9.根據(jù)權(quán)利要求8所述的SOI橫向功率MOSFET器件，其特征在于，所述與介質(zhì)槽(9)相接觸的第二摻雜類型的半導(dǎo)體條狀區(qū)域(6a)的頂部與第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)相連，且第一重?fù)诫s類型半導(dǎo)體漏區(qū)(7c)側(cè)面與介質(zhì)槽(9)相連。
【文檔編號】H01L29/78GK104241365SQ201410143075
【公開日】2014年12月24日 申請日期:2014年4月10日 優(yōu)先權(quán)日:2014年4月10日
【發(fā)明者】羅小蓉, 徐菁, 周坤, 田瑞超, 魏杰, 石先龍, 張波 申請人:電子科技大學(xué)