具有低k間隔物的半導(dǎo)體器件及其形成方法
【專利摘要】一種器件包括絕緣體上半導(dǎo)體(SOI)襯底(110)。SOI襯底(110)上的柵極疊層包括柵極電介質(zhì)層(185)和柵極導(dǎo)體層(190)。低k間隔物(175)鄰近于柵極電介質(zhì)層(185)。凸起源極/漏極(RSD)區(qū)域(160)鄰近于低k間隔物(175)。低k間隔物(175)嵌入RSD區(qū)域(160)上的層間電介質(zhì)(ILD)層(165)中。
【專利說明】具有低K間隔物的半導(dǎo)體器件及其形成方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明通常涉及半導(dǎo)體器件及其制造方法，并且更具體地涉及用于制造具有低k間隔物的半導(dǎo)體器件的結(jié)構(gòu)和方法。

【背景技術(shù)】
[0002]隨著半導(dǎo)體器件尺寸積極地縮小，寄生對(duì)器件性能的不利影響(例如柵極至接觸寄生電容和邊緣電容)變得越來越嚴(yán)重，尤其是對(duì)于具有凸起源極/漏極(RSD)的半導(dǎo)體器件(例如極薄絕緣體上硅(ETSOI)、FinFET或者納米線器件)。ETSO1、FinFET或者納米線器件要求RSD降低源極/漏極(S/D)電阻。減小寄生電容是維持低功率的同時(shí)提高交流性能的關(guān)健。


【發(fā)明內(nèi)容】

[0003]在本發(fā)明的第一實(shí)施例中，一種形成器件的方法包括提供半導(dǎo)體襯底。方法包括在半導(dǎo)體襯底上形成偽柵極疊層。方法包括鄰近于偽柵極疊層形成偽間隔物。方法包括鄰近于偽間隔物在半導(dǎo)體襯底上形成凸起源極/漏極(RSD)區(qū)域。方法包括在偽間隔物和RSD區(qū)域上形成ILD層。方法包括移除偽柵極疊層和偽間隔物。方法進(jìn)一步地包括鄰近于RSD區(qū)域形成低k間隔物，其中低k間隔物嵌入ILD層中。方法還包括在半導(dǎo)體襯底上形成替換柵極疊層，替換柵極疊層包括半導(dǎo)體襯底上的柵極電介質(zhì)層和柵極電介質(zhì)層上的柵極導(dǎo)體層。
[0004]在本發(fā)明的另一個(gè)實(shí)施例中，一種器件包括半導(dǎo)體襯底。器件包括半導(dǎo)體襯底上的柵極疊層，柵極疊層包括半導(dǎo)體襯底上的柵極電介質(zhì)層和柵極電介質(zhì)層上的柵極導(dǎo)體層。器件包括鄰近于柵極電介質(zhì)層的低k間隔物。器件進(jìn)一步地包括鄰近于低k間隔物的凸起源極/漏極(RSD)區(qū)域。器件還包括RSD區(qū)域和低k間隔物上的ILD層，其中ILD層突出于低k間隔物。
[0005]在本發(fā)明的又一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)有形地體現(xiàn)在用于設(shè)計(jì)、制造或者測(cè)試集成電路的機(jī)器可讀介質(zhì)中，設(shè)計(jì)結(jié)構(gòu)包括半導(dǎo)體襯底上的柵極疊層，柵極疊層包括半導(dǎo)體襯底上的柵極電介質(zhì)層和柵極電介質(zhì)層上的柵極導(dǎo)體層。設(shè)計(jì)結(jié)構(gòu)包括鄰近于柵極電介質(zhì)層的低k間隔物。設(shè)計(jì)結(jié)構(gòu)進(jìn)一步地包括鄰近于低k間隔物的凸起源極/漏極(RSD)區(qū)域。設(shè)計(jì)結(jié)構(gòu)還包括RSD區(qū)域和低k間隔物上的ILD層，其中ILD層突出于低k間隔物。

【專利附圖】

【附圖說明】
[0006]在下面的詳細(xì)說明中參照附圖對(duì)本發(fā)明進(jìn)行了描述，附圖描繪了本發(fā)明示例性實(shí)施例的非限制性示例。
[0007]圖1示出了根據(jù)本發(fā)明實(shí)施例的起始結(jié)構(gòu)；
[0008]圖2-10示出了根據(jù)本發(fā)明實(shí)施例的處理步驟和中間結(jié)構(gòu)；
[0009]圖11示出了根據(jù)本發(fā)明實(shí)施例的處理步驟和最終結(jié)構(gòu)；以及
[0010]圖12示出了用于半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試的設(shè)計(jì)過程的流程圖。

【具體實(shí)施方式】
[0011]本發(fā)明提供了用于形成具有RSD和具有替換高k/金屬柵極的嵌入式低k間隔物的MOSFET的方法和結(jié)構(gòu)。ETSOI器件被顯示為示例性器件以圖示本發(fā)明中公開的方法和結(jié)構(gòu)的不同實(shí)施例；然而，本領(lǐng)域技術(shù)人員應(yīng)該清楚，本發(fā)明中的方法可以應(yīng)用于具有RSD的任何MOSFET結(jié)構(gòu)，例如具有RSD的TOSOI MOSFET或者本體。本領(lǐng)域技術(shù)人員還應(yīng)該清楚，即使三維(3-D) MOSFET結(jié)構(gòu)(例如FinFET、三柵或者納米線)是非平面的，在形成RSD之后并且只要關(guān)注中線(MOL)，這些器件與平面器件結(jié)構(gòu)之間就沒有差別。從而，本發(fā)明中公開的方法同樣地可應(yīng)用于這種3-D器件結(jié)構(gòu)，例如FinFET，三柵或者納米線M0SFET，其中RSD有時(shí)可以稱為合并源極/漏極(MSD)。
[0012]圖1示出了根據(jù)本發(fā)明實(shí)施例的起始結(jié)構(gòu)100。在一個(gè)實(shí)施例中，起始結(jié)構(gòu)100包括絕緣體上半導(dǎo)體(SOI)襯底110。SOI襯底110包括襯底層115、掩埋氧化物(BOX)層120和ETSOI層125。襯底層115可以包括硅、硅鍺或其它材料或者材料的組合。一般地，ETSOI層125可以具有在從大約3nm到大約1nm范圍內(nèi)的厚度，但可以更厚或更薄。起始結(jié)構(gòu)100可以包括諸如本體半導(dǎo)體襯底的其它襯底，可以包括硅、鍺、硅鍺、碳化硅以及基本上由II1-V化合物半導(dǎo)體和/或I1-VI化合物半導(dǎo)體組成的那些。半導(dǎo)體襯底還可以包括有機(jī)半導(dǎo)體或分層半導(dǎo)體，例如Si/SiGe、絕緣體上娃或絕緣體上SiGe。半導(dǎo)體襯底部分或者全部可以是非晶的、多晶的或單晶的。起始結(jié)構(gòu)100的一些部分或者整個(gè)部分可以為摻雜、未摻雜的或者在其中包括摻雜和未摻雜區(qū)域。半導(dǎo)體襯底可以在其中包括帶應(yīng)變區(qū)域和不帶應(yīng)變區(qū)域，或者包括拉伸應(yīng)變區(qū)域和壓縮應(yīng)變區(qū)域。半導(dǎo)體結(jié)構(gòu)100可以進(jìn)一步包括其它的器件特征，例如隔離、阱和或在早期處理步驟中形成的其它特征。為簡(jiǎn)單起見，雖然還明確地構(gòu)想了其它結(jié)構(gòu)，但是此后ETSOI被用作示例性實(shí)施例。
[0013]參照?qǐng)D2，使用在本領(lǐng)域中已知的常規(guī)方法(例如沉積、光刻圖案化和蝕刻)在ETSOI層125上形成偽柵極疊層111。在一個(gè)實(shí)施例中，偽柵極疊層111包括柵極氧化物130、多晶硅柵極135、氮化物蓋層140和氧化物蓋層145。還可以使用其它合適的材料作為偽柵極疊層111。
[0014]參照?qǐng)D3，使用在本領(lǐng)域中已知的常規(guī)方法(例如注入、等離子摻雜、固相摻雜等等)在ETSOI層125中形成延伸部150。使用在本領(lǐng)域中已知的常規(guī)方法(例如沉積氮化物材料以及對(duì)氧化物選擇性地執(zhí)行反應(yīng)性離子蝕刻以形成并且下拉間隔物)在偽柵極疊層111的每側(cè)上形成偽間隔物155。
[0015]參照?qǐng)D4，使用在本領(lǐng)域中已知的常規(guī)方法(例如摻雜和外延生長)在偽柵極疊層111的每側(cè)上的SOI襯底110的ETSOI層125中的延伸部150上形成凸起源極/漏極(RSD)區(qū)域160?？蛇x地，可以通過在ETSOI層上外延地生長原位摻雜半導(dǎo)體層并且隨后進(jìn)行熱退火以使摻雜劑從原位摻雜層擴(kuò)散到下面的ETSOI層來形成延伸部150和凸起源極/漏極區(qū)160。
[0016]參照?qǐng)D5，使用在本領(lǐng)域中已知的常規(guī)方法(例如化學(xué)氣相淀積(CVD))沉積層間電介質(zhì)(ILD)層165并且拋光到氮化物蓋層140。ILD層165可以是氧化物,例如氧化娃(S1)、摻雜的氧化硅(SiCOH)或者其它材料或者材料的組合?？梢栽贗LD沉積之前或者稍后在該過程中形成源極/漏極硅化物。
[0017]參照?qǐng)D6，使用在本領(lǐng)域中已知的常規(guī)方法(例如濕蝕刻或者干蝕刻)移除氮化物蓋層140、多晶硅柵極135和偽間隔物155。ILD層165突出部確保最終柵極長度將基本上與偽柵極相同以最小化柵極長度變化。
[0018]參照?qǐng)D7，低k材料170保形地沉積在ILD層165和柵極氧化物150上。低k材料具有大約7或更小的介電常數(shù)。低k材料的示例包括但不限于氫基倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、聚苯低聚物、甲基摻雜硅或Si0x(CH3)y或SiCxOyHy或S1CH、有機(jī)硅酸鹽玻璃(SiCOH)和多孔SiCOH、氧化硅、氮化硼、氮氧化硅等等?？梢允褂萌魏魏线m的技術(shù)(包括但不限于化學(xué)氣相淀積和旋壓涂敷)沉積低k材料。如在標(biāo)題為 “Method for Low Temperature Chemical Vapor Deposit1n of Low-k films UsingSelected Cyclosiloxane and Ozone Gases for Semiconductor Applicat1ns，，的共同轉(zhuǎn)讓的美國專利N0.6，531，412 (其全部?jī)?nèi)容通過引用合并于此)中描述的，提供了示例性的沉積方法?？蛇x地，可以使用本領(lǐng)域中已知的常規(guī)方法(例如旋壓涂敷技術(shù)(未示出))用低k材料填充整個(gè)偽柵極開口。
[0019]參照?qǐng)D8，使用在本領(lǐng)域中已知的常規(guī)方法(例如對(duì)氧化物選擇性地RIE，在偽柵極氧化物130上停止)形成低k間隔物175?？梢詧?zhí)行侵蝕性RIE以下拉并且拉直低k間隔物175的側(cè)壁。ILD層165突出部有助于在形成低k間隔物175期間最小化柵極長度變化。低k間隔物175嵌入ILD層175中。如果使用旋壓技術(shù)，則可以使用在本領(lǐng)域中已知的常規(guī)方法使低k材料凹進(jìn)以形成低k間隔物。
[0020]參照?qǐng)D9，可選地，如果擔(dān)心低k間隔物175與稍后形成的高k柵極電介質(zhì)層之間發(fā)生直接接觸，則可以使用在本領(lǐng)域中已知的常規(guī)方法形成薄氮化物間隔物180以覆蓋低k間隔物175和ILD層165的側(cè)壁?？梢允褂每蓮腡okyo Electron Laboratory (TEL)商業(yè)上購買到的iRad(原位自由基輔助沉積)工具沉積薄氮化物間隔物180。薄氮化物間隔物180可以是大約2nm至大約6nm寬，但也可以更寬或者更窄。
[0021]參照?qǐng)D10，使用現(xiàn)有技術(shù)中已知的常規(guī)方法移除柵極氧化物130。在一個(gè)實(shí)施例中，僅移除在溝道區(qū)域中暴露的柵極氧化物并且柵極氧化物130的一部分保持在低k間隔物175下方。使用本領(lǐng)域中已知的常規(guī)方法(例如CVD或任何已知或后期開發(fā)的方法)在偽柵極開口中形成柵極電介質(zhì)層185(例如高k電介質(zhì))。柵極電介質(zhì)層185可以包括氧化鉿、氧化鉿娃、氮氧化鉿娃、氧化鑭、氧化鑭招、氧化錯(cuò)、氧化錯(cuò)娃、氮氧化錯(cuò)娃、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭、以及銀酸鉛鋅。柵極電介質(zhì)可以進(jìn)一步包括諸如鑭或鋁的摻雜劑。可以在柵極電介質(zhì)層185與ETSOI層125之間形成薄界面層(未示出)，例如氧化硅或氮化硅和/或氮氧化硅。當(dāng)呈現(xiàn)界面層時(shí)，可以通過化學(xué)氧化、低溫氧化、氮化、氧氮化等等形成界面層。界面層可以具有在從大約0.5nm到大約1.5nm范圍內(nèi)的厚度。在柵極電介質(zhì)層185上形成柵極導(dǎo)體層190。柵極導(dǎo)體190可以包括金屬材料(例如，鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉬、錫、銀和金)、導(dǎo)電金屬化合物材料(例如，氮化鉭、氮化鈦、硅化鎢、氮化鎢、氧化釕、硅化鈷和硅化鎳)、碳納米管、導(dǎo)電性碳、多晶硅或非晶硅、鍺、硅鍺或這些材料的任何合適的組合。導(dǎo)電材料可以進(jìn)一步包括在沉積期間或者在沉積之后引入的摻雜劑。柵極電介質(zhì)層和柵極導(dǎo)體層可以通過任何常規(guī)的沉積技術(shù)沉積，包括但不限于，原子層沉積(ALD)、分子層沉淀(MLD)、化學(xué)氣相沉積(CVD)、低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、高密度等離子化學(xué)氣相沉積(HDPCVD)、次大氣壓化學(xué)氣相淀積(SACVD)、快速熱化學(xué)氣相沉積(RTCVD)、原位自由基輔助沉積、分子束外延(MBE)、物理氣相沉積、濺射、電鍍、蒸發(fā)、旋壓涂敷、離子束沉積、電子束沉積、激光輔助沉積、化學(xué)溶液沉積或者這些方法的任意組合。
[0022]參照?qǐng)D11，使用在本領(lǐng)域中已知的常規(guī)方法在ILD層165、柵極電介質(zhì)層185、柵極導(dǎo)體層190和間隔物185 (如果存在)上沉積第二 ILD層195。ILD層195可以是氧化物，例如氧化硅(S1)、摻雜的氧化硅(SiCOH)或者其它材料或者材料的組合。可以使用在本領(lǐng)域中已知的常規(guī)方法在RSD區(qū)域160上形成溝槽硅化物200。可以使用在本領(lǐng)域中已知的常規(guī)方法在硅化物200上形成接觸205。
[0023]圖12示出了用于半導(dǎo)體IC邏輯設(shè)計(jì)、模擬、測(cè)試、布局和制造中的示例性設(shè)計(jì)流程900的框圖。設(shè)計(jì)流程900包括用于處理設(shè)計(jì)結(jié)構(gòu)或者器件以生成在上面描述并且在圖1-11中示出的設(shè)計(jì)結(jié)構(gòu)和/或器件的邏輯上或者另外功能上等效的表示的方法、機(jī)器和/或機(jī)構(gòu)。由設(shè)計(jì)流程900處理和/或生成的設(shè)計(jì)結(jié)構(gòu)可以被編碼在機(jī)器可讀傳輸或者存儲(chǔ)介質(zhì)上以包括當(dāng)在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或者處理時(shí)生成硬件組件、電路、器件或者系統(tǒng)的邏輯上、結(jié)構(gòu)上、機(jī)械上或者功能上等效的表示的數(shù)據(jù)和/或指令。機(jī)器包括，但不限于，用于IC設(shè)計(jì)過程(例如設(shè)計(jì)、制造或者模擬電路、組件、器件或者系統(tǒng))的任何機(jī)器。例如，機(jī)器可以包括:光刻機(jī)器、用于生成掩模的機(jī)器和/或設(shè)備(例如電子束寫入器)、用于模擬設(shè)計(jì)結(jié)構(gòu)的計(jì)算機(jī)或者設(shè)備、用于制造或者測(cè)試過程的任何裝置或者用于將設(shè)計(jì)結(jié)構(gòu)的功能等效表示編程到任何介質(zhì)中的任何機(jī)器(例如用于編程可編程門陣列的機(jī)器)。
[0024]設(shè)計(jì)流程900可以根據(jù)當(dāng)前設(shè)計(jì)的表示類型而改變。例如，用于構(gòu)造專用IC(ASIC)的設(shè)計(jì)流程900可以不同于用于設(shè)計(jì)標(biāo)準(zhǔn)組件的設(shè)計(jì)流程900或者不同于用于將設(shè)計(jì)實(shí)例化成可編程陣列(例如由Inc.或者Xilinx? Inc.提供的可編程門陣列(PGA)或者現(xiàn)場(chǎng)可編程門陣列(FPGA))的設(shè)計(jì)流程900。圖9圖示了包括優(yōu)選地由設(shè)計(jì)過程910處理的輸入設(shè)計(jì)結(jié)構(gòu)920的多個(gè)這種設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)920可以是由設(shè)計(jì)過程910生成和處理以產(chǎn)生硬件器件的邏輯等效的功能表示的邏輯模擬設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)920還可以或者替代地包括當(dāng)由設(shè)計(jì)過程910處理時(shí)生成硬件器件的物理結(jié)構(gòu)的功能表示的數(shù)據(jù)和/或程序指令。不論表示功能和/或結(jié)構(gòu)設(shè)計(jì)特征，都可以使用電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)(例如由核心開發(fā)者/設(shè)計(jì)者實(shí)現(xiàn)的)生成設(shè)計(jì)結(jié)構(gòu)920。當(dāng)編碼在機(jī)器可讀數(shù)據(jù)傳輸、門陣列或者存儲(chǔ)介質(zhì)上時(shí)，設(shè)計(jì)結(jié)構(gòu)920可以由設(shè)計(jì)過程910內(nèi)的一個(gè)或者多個(gè)硬件和/或軟件模塊訪問和處理以模擬或者功能性地表示電子組件、電路、電子或邏輯模塊、裝置、器件或者系統(tǒng)(例如在圖1-11中示出的那些)。因而，設(shè)計(jì)結(jié)構(gòu)920可以包括文件或者其它數(shù)據(jù)結(jié)構(gòu)，所述文件或者其它數(shù)據(jù)結(jié)構(gòu)包括當(dāng)由設(shè)計(jì)或者模擬數(shù)據(jù)處理系統(tǒng)處理時(shí)功能性地模擬或者表示電路或者其它級(jí)別的硬件邏輯設(shè)計(jì)的人類和/或機(jī)器可讀的源代碼、編譯結(jié)構(gòu)和計(jì)算機(jī)可執(zhí)行的代碼結(jié)構(gòu)。這種數(shù)據(jù)結(jié)構(gòu)可以包括硬件描述語言(HDL)設(shè)計(jì)實(shí)體或者符合較低級(jí)別HDL設(shè)計(jì)語言(例如Verilog和VHDL)和/或較高級(jí)別設(shè)計(jì)語言(例如C或者C++)和/或與其兼容的其它數(shù)據(jù)結(jié)構(gòu)。
[0025]設(shè)計(jì)過程910優(yōu)選地采用和包括用于合成、轉(zhuǎn)換或者處理圖1-11中示出的組件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計(jì)/模擬功能等效以生成可以包括諸如設(shè)計(jì)結(jié)構(gòu)920的設(shè)計(jì)結(jié)構(gòu)的網(wǎng)表980的硬件和/或軟件模塊。網(wǎng)表980可以包括，例如表示電線、分立組件、邏輯門、控制電路、I/O器件、型號(hào)等等的列表的編譯或者處理的數(shù)據(jù)結(jié)構(gòu)，該列表描述了在集成電路設(shè)計(jì)中與其它元件和電路的連接?？梢允褂玫^程合成網(wǎng)表980，在迭代過程中，根據(jù)用于器件的設(shè)計(jì)規(guī)范和參數(shù)一次或者多次地對(duì)網(wǎng)表980進(jìn)行再合成。正如此處描述的其它設(shè)計(jì)結(jié)構(gòu)類型，網(wǎng)表980可以記錄在機(jī)器可讀數(shù)據(jù)存儲(chǔ)介質(zhì)上或者編程到可編程門陣列中。介質(zhì)可以是非易失性存儲(chǔ)介質(zhì)，例如磁盤驅(qū)動(dòng)器或者光盤驅(qū)動(dòng)器、可編程門陣列、緊湊閃存或者其它閃存。另外或者在替代方案中，介質(zhì)可以是可以通過因特網(wǎng)或者其它聯(lián)網(wǎng)合適的方法傳輸并且中間存儲(chǔ)數(shù)據(jù)包的系統(tǒng)或者高速緩沖存儲(chǔ)器、緩沖器空間或者電傳導(dǎo)或者光傳導(dǎo)器件和材料。
[0026]設(shè)計(jì)過程910可以包括用于處理各種輸入數(shù)據(jù)結(jié)構(gòu)類型(包括網(wǎng)表980)的硬件和軟件模塊。這種數(shù)據(jù)結(jié)構(gòu)類型可以駐留在例如庫元件930內(nèi)并且對(duì)于給定制造技術(shù)(例如，不同技術(shù)節(jié)點(diǎn)，32nm、45nm、90nm等等)包括一組通常使用的包括型號(hào)、布局和符號(hào)表示的元件、電路和器件。數(shù)據(jù)結(jié)構(gòu)類型可以進(jìn)一步地包括設(shè)計(jì)規(guī)范940、特征數(shù)據(jù)950、驗(yàn)證數(shù)據(jù)960、設(shè)計(jì)規(guī)則970和測(cè)試數(shù)據(jù)文件985，該測(cè)試數(shù)據(jù)文件985可以包括輸入測(cè)試圖案、輸出測(cè)試結(jié)果及其它測(cè)試信息。設(shè)計(jì)過程910可以進(jìn)一步地包括例如標(biāo)準(zhǔn)機(jī)械設(shè)計(jì)過程，例如針對(duì)操作(例如鑄造、模制和模壓成型等等)的應(yīng)力分析、熱分析、機(jī)械事件模擬、過程模擬。機(jī)械設(shè)計(jì)的本領(lǐng)域技術(shù)人員可以理解在不背離本發(fā)明的范圍和精神的情況下用于設(shè)計(jì)過程910的可能機(jī)械設(shè)計(jì)工具和應(yīng)用的范圍。設(shè)計(jì)過程910還可以包括用于執(zhí)行標(biāo)準(zhǔn)電路設(shè)計(jì)過程(例如時(shí)序分析、驗(yàn)證、設(shè)計(jì)規(guī)則檢查、布局和布線操作等等)的模塊。
[0027]設(shè)計(jì)過程910采用并且包括諸如HDL編譯器和模擬模型構(gòu)造工具的邏輯和物理設(shè)計(jì)工具以處理設(shè)計(jì)結(jié)構(gòu)920連同描繪的支持?jǐn)?shù)據(jù)結(jié)構(gòu)中的一些或者全部以及任何額外的機(jī)械設(shè)計(jì)或者數(shù)據(jù)(如果適用)以生成第二設(shè)計(jì)結(jié)構(gòu)990。設(shè)計(jì)結(jié)構(gòu)990以用于交換機(jī)械器件和結(jié)構(gòu)的數(shù)據(jù)(例如以IGES、DXF、Parasolid XT、JT、DRG或者用于存儲(chǔ)或者呈現(xiàn)這種機(jī)械設(shè)計(jì)結(jié)構(gòu)的任何其它合適格式存儲(chǔ)的信息)的數(shù)據(jù)格式駐留在存儲(chǔ)介質(zhì)或者可編程門陣列上。類似于設(shè)計(jì)結(jié)構(gòu)920，設(shè)計(jì)結(jié)構(gòu)990優(yōu)選地包括一個(gè)或者多個(gè)文件、數(shù)據(jù)結(jié)構(gòu)或者駐留在當(dāng)由ECAD系統(tǒng)處理時(shí)生成圖1-11示出的本發(fā)明實(shí)施例中的一個(gè)或者多個(gè)的邏輯上或者功能上等效的形式的其它計(jì)算機(jī)編碼數(shù)據(jù)或者指令。在一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)990可以包括功能性地模擬圖1-11示出的器件的編譯、可執(zhí)行的HDL模擬模型。
[0028]設(shè)計(jì)結(jié)構(gòu)990還可以采用用于交換集成電路的布局?jǐn)?shù)據(jù)(例如以⑶SII (⑶S2)、GLU OASIS、映射文件或者用于存儲(chǔ)這種設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu)的任何其它合適格式存儲(chǔ)的信息)的數(shù)據(jù)格式和/或符號(hào)數(shù)據(jù)格式。設(shè)計(jì)結(jié)構(gòu)990可以包括例如符號(hào)數(shù)據(jù)、映射文件、測(cè)試數(shù)據(jù)文件、設(shè)計(jì)內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、電線、金屬的等級(jí)、通孔、形狀、用于通過生產(chǎn)線布線的數(shù)據(jù)和制造商或者其它設(shè)計(jì)者/開發(fā)者所需的任何其它數(shù)據(jù)的信息以產(chǎn)生在上面描述并且在圖1-11中示出的器件或者結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)990可以接著進(jìn)行階段995，其中，例如設(shè)計(jì)結(jié)構(gòu)990:進(jìn)行流片、發(fā)布至制造，發(fā)布至掩模室，發(fā)送至其他設(shè)計(jì)室、送回給客戶坐坐寸寸ο
[0029]如上所述的方法用于集成電路芯片的制造。制造者可以將所得到的集成電路芯片以原始晶片形式(也就是說，作為具有多個(gè)未封裝芯片的單個(gè)晶片)作為裸片或者以封裝形式分配。在后一種情況下，芯片被安裝在單個(gè)芯片封裝(例如具有附連至母板的引線的塑料載體或者其它更高級(jí)別的載體)或者多芯片封裝(例如具有表面互連或者掩埋互連之一或者兩者皆有的陶瓷載體)中。無論如何，芯片接著與其它芯片、分立電路元件和/或其它信號(hào)處理器件集成為(a)中間產(chǎn)品(例如母板)或者(b)最終產(chǎn)品的一部分。最終產(chǎn)品可以是包括集成電路芯片的任何產(chǎn)品，范圍從玩具及其它低端應(yīng)用到具有顯示器、鍵盤或者其它輸入器件和中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。
[0030]這里所使用的術(shù)語僅用于描述特定實(shí)施例，而并非旨在限制本發(fā)明。除非上下文另外明確指出，單數(shù)形式“一”(a、an)和“該”(the)也旨在包括復(fù)數(shù)形式。應(yīng)當(dāng)進(jìn)一步理解，當(dāng)術(shù)語“包括"(comprises和/或comprising)在本說明書中使用時(shí),意指所述特征、整體、步驟、操作、元件和/或部件的存在，而不排除一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、部件和/或其群組的存在或增加。
[0031]出于說明和描述的目的給出了本發(fā)明的描述，這并非旨在窮舉或?qū)⒈景l(fā)明限于所公開的形式。在不脫離本發(fā)明的范圍和精神的情況下，許多修改和變化對(duì)于本領(lǐng)域的技術(shù)人員來說都是清楚的。選擇和描述實(shí)施例是為了更好地解釋本發(fā)明的原理、實(shí)際應(yīng)用，以及使本領(lǐng)域的其他技術(shù)人員能夠理解本發(fā)明，以便實(shí)現(xiàn)具有適于所預(yù)期的特定使用的各種修改的各種實(shí)施例。
[0032]工業(yè)實(shí)用性
[0033]本發(fā)明在減小寄生的不利影響(例如具有RSD的半導(dǎo)體器件(例如ETSO1、FinFET或者納米線器件)中的柵極至柵極寄生電容和邊緣電容)中發(fā)現(xiàn)工業(yè)實(shí)用性。在大量電子裝置和電氣裝置中得到應(yīng)用的半導(dǎo)體器件中，減小寄生電容是在維持低功率的同時(shí)提高交流性能的關(guān)健。
【權(quán)利要求】
1.一種形成器件的方法，包括: 提供絕緣體上半導(dǎo)體(SOI)襯底(110)； 在SOI襯底(110)上形成偽柵極疊層(111)； 鄰近于所述偽柵極疊層(111)形成偽間隔物(155)； 鄰近于所述偽間隔物(155)在所述SOI襯底(110)上形成凸起源極/漏極(RSD)區(qū)域(160)； 在所述偽間隔物(155)和所述RSD區(qū)域(160)上形成層間電介質(zhì)(ILD)層(165)； 移除所述偽柵極疊層(111)和所述偽間隔物(155)； 鄰近于所述RSD區(qū)域(160)形成低k間隔物(175)，其中所述低k間隔物(175)嵌入所述ILD層(165)中;以及 在所述SOI襯底(110)上形成替換柵極疊層，所述替換柵極疊層包括所述SOI襯底(110)上的柵極電介質(zhì)層(185)和所述柵極電介質(zhì)層(185)上的柵極導(dǎo)體層(190)。
2.根據(jù)權(quán)利要求1所述的方法，其中所述SOI襯底(110)包括極薄絕緣體上硅(ETSOI)層(125)、掩埋氧化物(BOX)層(120)和襯底層(115)。
3.根據(jù)權(quán)利要求2所 述的方法，其中ETSOI層(125)具有在從大約3nm至大約1nm范圍內(nèi)的厚度。
4.根據(jù)權(quán)利要求1所述的方法，其中所述柵極電介質(zhì)層(185)包括高k材料。
5.根據(jù)權(quán)利要求4所述的方法，其中所述高k材料選自由下列各項(xiàng)組成的組:氧化鉿、氧化鉿娃、氮氧化鉿娃、氧化鑭、氧化鑭招、氧化錯(cuò)、氧化錯(cuò)娃、氮氧化錯(cuò)娃、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭、以及銀酸鉛鋅。
6.根據(jù)權(quán)利要求1所述的方法，其中所述柵極導(dǎo)體層(190)包括金屬。
7.根據(jù)權(quán)利要求6所述的方法，其中所述金屬選自由下列各項(xiàng)組成的組:鎢、鈦、鉭、釕、錯(cuò)、鈷、銅、招、鉛、鉬、錫、銀和金。
8.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步地包括在所述柵極電介質(zhì)層(185)、所述低k間隔物(175)與所述ILD層(165)之間形成薄氮化物間隔物(180)。
9.根據(jù)權(quán)利要求8所述的方法，其中所述薄氮化物間隔物(185)具有在從大約2nm至大約6nm范圍內(nèi)的寬度。
10.一種器件，包括: 絕緣體上半導(dǎo)體(SOI)襯底(110)； 在SOI襯底(110)上的柵極疊層，所述柵極疊層包括所述SOI襯底(110)上的柵極電介質(zhì)層(185)和所述柵極電介質(zhì)層(185)上的柵極導(dǎo)體層(190)； 鄰近于所述柵極電介質(zhì)層(185)的低k間隔物(175)； 鄰近于所述低k間隔物(175)的凸起源極/漏極(RSD)區(qū)域(160);以及在所述RSD區(qū)域(160)和所述低k間隔物(175)上的層間電介質(zhì)(ILD)層(165)，其中所述ILD層(165)突出于所述低k間隔物(175)。
11.根據(jù)權(quán)利要求10所述的器件，其中所述SOI襯底(110)包括絕極薄緣體上硅(ETSOI)層(125)、掩埋氧化物(BOX)層(120)和襯底層(115)。
12.根據(jù)權(quán)利要求11所述的器件，其中ETSOI層(125)具有在從大約3nm至大約1nm范圍內(nèi)的厚度。
13.根據(jù)權(quán)利要求10所述的器件，其中所述柵極電介質(zhì)層(185)包括高k材料。
14.根據(jù)權(quán)利要求13所述的器件，其中所述高k材料選自下列各項(xiàng)組成的組:氧化鉿、氧化鉿娃、氮氧化鉿娃、氧化鑭、氧化鑭招、氧化錯(cuò)、氧化錯(cuò)娃、氮氧化錯(cuò)娃、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭、以及銀酸鉛鋅。
15.根據(jù)權(quán)利要求10所述的器件，其中所述柵極導(dǎo)體層(190)包括金屬。
16.根據(jù)權(quán)利要求15所述的器件，其中所述金屬選自由下列各項(xiàng)組成的組:鶴、鈦、鉭、釕、錯(cuò)、鈷、銅、招、鉛、鉬、錫、銀和金。
17.根據(jù)權(quán)利要求10所述的器件，進(jìn)一步地包括在所述柵極電介質(zhì)層(185)、所述低k間隔物(175)與所述ILD層(165)之間的薄氮化物間隔物(180)。
18.根據(jù)權(quán)利要求17所述的器件，其中所述薄氮化物間隔物(180)具有在從大約2nm至大約6nm范圍內(nèi)的寬度。
19.一種設(shè)計(jì)結(jié)構(gòu)(920)，有形地體現(xiàn)在用于設(shè)計(jì)、制造或者測(cè)試集成電路的機(jī)器可讀介質(zhì)中，所述設(shè)計(jì)結(jié)構(gòu)(920)包括: 絕緣體上半導(dǎo)體(SOI)襯底(110)上的柵極疊層，所述柵極疊層包括SOI襯底(110)上的柵極電介質(zhì)層(185)和所述柵極電介質(zhì)層(185)上的柵極導(dǎo)體層(190)； 鄰近于所述柵極電介質(zhì)層(185)的低k間隔物(175)； 鄰近于所述低k間隔物(175)的凸起源極/漏極(RSD)區(qū)域(160);以及 在所述RSD區(qū)域(160)和所述低k間隔物(175)上的層間電介質(zhì)(ILD)層(165)，其中所述ILD層(165)突出于所述低k間隔物(175)。
20.根據(jù)權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)(920)，其中所述SOI襯底(110)包括極薄絕緣體上硅(ETSOI)層(125)、BOX層(120)和襯底層(115)。
21.根據(jù)權(quán)利要求20所述的設(shè)計(jì)結(jié)構(gòu)(920)，其中ETSOI層(125)具有在從大約3nm至大約1nm范圍內(nèi)的厚度。
22.根據(jù)權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)(920)，其中所述柵極電介質(zhì)層(185)包括高k材料。
23.根據(jù)權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)(920)，其中所述柵極導(dǎo)體層(190)包括金屬。
24.根據(jù)權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)(920)，進(jìn)一步地包括在所述柵極電介質(zhì)層(185)、所述低k間隔物(175)與所述ILD層(195)之間的薄氮化物間隔物(180)。
25.根據(jù)權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)(920)，其中所述設(shè)計(jì)結(jié)構(gòu)(920)被合成到網(wǎng)表(980)中。
【文檔編號(hào)】H01L29/78GK104081506SQ201380005894
【公開日】2014年10月1日 申請(qǐng)日期:2013年1月14日 優(yōu)先權(quán)日:2012年1月20日
【發(fā)明者】程慷果, B·B·桃瑞絲, A·克哈基弗爾魯茨, 小道格拉斯·C·拉圖利佩 申請(qǐng)人:國際商業(yè)機(jī)器公司