半導體結(jié)構(gòu)與具有該半導體結(jié)構(gòu)的半導體組件的制作方法
【專利摘要】本發(fā)明提供一種半導體結(jié)構(gòu)與具有該半導體結(jié)構(gòu)的半導體組件。該半導體結(jié)構(gòu)包含：一基板；一第一井區(qū)，具有第一導電型，設(shè)置于該基板上；以及多個緩和區(qū)，設(shè)置于該第一井區(qū)中，從橫向上靠近該第一井區(qū)的一邊界，且該緩和區(qū)由剖視圖視之，從縱向上貫通該第一井區(qū)；其中，該第一井區(qū)與一第二井區(qū)在該橫向上，相鄰于該邊界，該第二井區(qū)具有與該第一導電型相反的第二導電型；其中，該緩和區(qū)的導電型為第一導電型或相反導電型態(tài)的第二導電型。
【專利說明】半導體結(jié)構(gòu)與具有該半導體結(jié)構(gòu)的半導體組件
【【技術(shù)領(lǐng)域】】
[0001]本發(fā)明涉及一種半導體結(jié)構(gòu)與具有該半導體結(jié)構(gòu)的半導體組件，特別地涉及利用多個緩和區(qū)以提升操作電壓范圍的一種半導體結(jié)構(gòu)與具有該半導體結(jié)構(gòu)的半導體組件。
[0002]【先前技術(shù)】
[0003]圖1A顯不一傳統(tǒng)半導體結(jié)構(gòu)10,其中在基板Sub上包含有第一導電型井區(qū)11與第二導電型井區(qū)12，設(shè)置于基板Sub上，在如圖中虛線箭頭所示的橫向上相鄰接，且各自包含半導體組件(例如MOS晶體管、BJT晶體管、JFET晶體管等，附圖中未示出)。第一導電型井區(qū)11與第二導電型井區(qū)12交界為交界區(qū)13。交界區(qū)13可為第一導電型井區(qū)11與第二導電型井區(qū)12的重疊區(qū)域。第一導電型井區(qū)11與第二導電型井區(qū)12形成于基板Sub上的磊晶層中。其中，第一導電型井區(qū)11可以是N型井區(qū)，而第二導電型井區(qū)12可以是P型井區(qū)。若需要，第一導電型井區(qū)11也可以是P型井區(qū)，而第二導電型井區(qū)12為N型井區(qū)。須注意的是，圖1A中第一導電型井區(qū)11與第二導電型井區(qū)12的數(shù)量與相對位置僅為示意。
[0004]當半導體結(jié)構(gòu)10應用于高能組件例如電源管理芯片(power IC),部分導電型井區(qū)例如第二導電型井區(qū)12可用以形成高壓組件，而高壓組件的操作電壓范圍與第二導電型井區(qū)12及第一導電型井區(qū)11間的崩潰電壓(breakdown voltage)以及第二導電型井區(qū)12與基板Sub間的崩潰電壓有關(guān)，當高壓組件的操作電壓過高且崩潰電壓過低時，可能導致上述接面的電貫穿。參考圖1B，顯示一傳統(tǒng)半導體結(jié)構(gòu)20，包含基板Sub及其上的第一導電型井區(qū)11、第二導電型井區(qū)12、交界區(qū)13、以及介于第二導電型井區(qū)12與基板Sub之間的一埋層(barrierlayer)24。設(shè)置埋層24其目的之一在于提升第二導電型井區(qū)12與基板Sub間的崩潰電壓，進而提升第一導電型井區(qū)11與一第二導電型井區(qū)12間的崩潰電壓。然而，若第一導電型井區(qū)11與第二導電型井區(qū)12的崩潰電壓過低時，依然易導致電貫穿，導致電特性失效。此外，雖然圖1A、圖1B中的交界區(qū)13具有提升些微的崩潰電壓的效果，其依然無法滿足簡單且可行的方式以提升崩潰電壓。
【
【發(fā)明內(nèi)容】
】
[0005]根據(jù)本發(fā)明的一個方面，提供了一種半導體結(jié)構(gòu)，包含一基板、一第一井區(qū)、以及多個緩和區(qū)。第一井區(qū)具有第一導電型，設(shè)置于基板上。多個緩和區(qū)設(shè)置于第一井區(qū)中，在橫向上靠近第一井區(qū)的一邊界，且緩和區(qū)由剖視圖視之，在縱向上貫通第一井區(qū)。其中，第一井區(qū)與一第二井區(qū)在橫向上，相鄰于邊界，第二井區(qū)具有與第一導電型相反的第二導電型。其中，該緩和區(qū)的導電型為第一導電型或相反導電型態(tài)的第二導電型。一實施例中，第一井區(qū)與該第二井區(qū)形成于一磊晶層中。另一實施例中，多個緩和區(qū)中的任一緩和區(qū)不接觸該邊界，且該多個緩和區(qū)間彼此不相接觸。
[0006]在一較佳實施例中，半導體結(jié)構(gòu)又包含一埋層，具有第二導電型，形成于第一井區(qū)與該基板之間，且將第一井區(qū)與基板隔開。上述實施例中，半導體結(jié)構(gòu)較佳地又包含至少一埋層緩和區(qū)，設(shè)置于橫向上邊界附近的埋層中，且由剖視圖視之，埋層緩和區(qū)在縱向上貫通埋層。
[0007]根據(jù)本發(fā)明的另一方面，提供了一種半導體組件，包含一半導體結(jié)構(gòu)、一柵極、一源極與一漏極。其中，半導體結(jié)構(gòu)包括:一基板、一第一井區(qū)、以及多個緩和區(qū)。第一井區(qū)具有第一導電型，設(shè)置于基板上。多個緩和區(qū)設(shè)置于第一井區(qū)中，在橫向上靠近第一井區(qū)的一邊界，且緩和區(qū)由剖視圖視之，在縱向上貫通第一井區(qū)。其中，第一井區(qū)與一第二井區(qū)在橫向上，相鄰于邊界，第二井區(qū)具有與第一導電型相反的第二導電型；其中，緩和區(qū)的導電型為第一導電型或相反導電型態(tài)的第二導電型。柵極形成于第一井區(qū)上；源極與漏極分別在橫向上，形成于柵極兩側(cè)的第一井區(qū)中。
[0008]以下通過具體實施例詳加說明，能夠更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點及其所達成的功效。
[0009]【附圖簡單說明】
[0010]圖1A、1B顯示現(xiàn)有技術(shù)的半導體結(jié)構(gòu)。
[0011]圖2A、2B、2C、3A、3B、3C、4A、4B、4C、5顯示根據(jù)本發(fā)明的較佳實施例的半導體結(jié)構(gòu)。
[0012]圖6顯示傳統(tǒng)半導體結(jié)構(gòu)與本發(fā)明的半導體結(jié)構(gòu)的崩潰電壓特性曲線。
[0013]圖7、8顯示根據(jù)本發(fā)明應用于半導體組件的較佳實施例。
[0014]【實施方式】
[0015]有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點與功效，在以下結(jié)合附圖的較佳實施例的詳細說明中，將可清楚的呈現(xiàn)。以下實施例中所提到的方向用語，例如:上、下、左、右、前或后等，僅是參考附圖的方向。本發(fā)明中的附均屬示意，主要意在表示各裝置以及各組件之間的功能作用關(guān)系，至于形狀、厚度與寬度則并未依照比例繪制。
[0016]圖2A，其顯示根據(jù)本發(fā)明的一個方面所提供的一種半導體結(jié)構(gòu)30，包含一基板Sub、一第一導電型井區(qū)31、一第二導電型井區(qū)32、以及多個緩和區(qū)SI。其中，第二導電型為與第一導電型電性相反的導電型。第一導電型井區(qū)31與第二導電型井區(qū)32都設(shè)置于基板Sub上，且第二導電型井區(qū)32于如圖中所示虛線箭頭的橫向上，鄰接第一導電型井區(qū)31，且至少一半導體組件(例如=MOS晶體管、BJT晶體管、JFET晶體管等，附圖中未示出)形成于第一導電型井區(qū)31或第二導電型井區(qū)32中，或同時包含第一導電型井區(qū)31與第二導電型井區(qū)32。緩和區(qū)SI設(shè)置于例如但不限于第二導電型井區(qū)32中，在橫向上靠近第二導電型井區(qū)32的邊界B，也就是說相對于邊界B的鄰接區(qū)域A，且緩和區(qū)SI在如圖中所示實線箭頭的縱向上，垂直貫通第二導電型井區(qū)32。須注意的是，緩和區(qū)SI接近但不接觸邊界B，且緩和區(qū)SI間彼此不相接觸。參照圖2B中的半導體結(jié)構(gòu)40，緩和區(qū)S2則設(shè)置于第一導電型井區(qū)31的鄰接區(qū)域A中。無論半導體結(jié)構(gòu)30或40，由緩和區(qū)S1、S2所形成的電位屏障，都可以提升第一導電型井區(qū)31與第二導電型井區(qū)32間的崩潰電壓，且其中所形成的半導體組件的操作電壓范圍也可藉以提升。此外，緩和區(qū)S2接近但不接觸邊界B，且緩和區(qū)S2間彼此不相接觸。一實施例中，半導體組件例如CMOS組件，同時包含第一導電型井區(qū)31與第二導電型井區(qū)32，此半導體組件也可因崩潰電壓的提升而提升其操作電壓范圍。
[0017]圖2C所顯示的半導體結(jié)構(gòu)50，多個緩和區(qū)S1、S2分別設(shè)置于第二導電型井區(qū)32與第一導電型井區(qū)31，且在橫向上靠近邊界B的鄰接區(qū)域A中。當提升崩潰電壓的需求較高時，同時在第二導電型井區(qū)32與第一導電型井區(qū)31的鄰接區(qū)域A設(shè)置緩和區(qū)S1、S2，可進一步提升崩潰電壓的數(shù)值。
[0018]前述的實施例中，緩和區(qū)S1、S2的數(shù)量不限于附圖所示，例如當崩潰電壓需求較低時，可單邊設(shè)置兩個緩和區(qū)SI或S2。而當崩潰電壓需求更高時，緩和區(qū)SI或S2的設(shè)置數(shù)量可增加，例如三到四個或更高的數(shù)量，視需求而定。
[0019]一實施例中，設(shè)置于第一導電型井區(qū)31的鄰接區(qū)域A的緩和區(qū)S2，且具有較第一導電型井區(qū)31的摻雜濃度為低的第一導電型低摻雜濃度。此第一導電型低摻雜濃度的形成，可先于半導體的摻雜制程中受遮障而未摻雜，之后由兩側(cè)第一導電型井區(qū)31的第一導電型雜質(zhì)經(jīng)熱處理擴散而成。緩和區(qū)S2也可形成于一磊晶層中、與基板相當?shù)牟牧?、或由第二導電型雜質(zhì)摻雜所構(gòu)成，視需要而定。類似于緩和區(qū)S2的原理，設(shè)置于第二導電型井區(qū)32的鄰接區(qū)域A的緩和區(qū)SI，可具有較第二導電型井區(qū)32的摻雜濃度為低的第二導電型低摻雜濃度，也可形成于一磊晶層、與基板相當?shù)牟牧?、或由第一導電型雜質(zhì)摻雜所構(gòu)成。
[0020]圖3A顯示一較佳實施例的半導體結(jié)構(gòu)60，與圖2A相比，其中又包含一埋層64，形成于第二導電型井區(qū)32與基板Sub之間且將第二導電型井區(qū)32與基板Sub隔開，以提升基板Sub與第二導電型井區(qū)32間的崩潰電壓。一實施例中，埋層64為一第一導電型埋層，即為具有第一導電型摻雜的材質(zhì)的埋層。參照圖3B、3C，與圖2B、2C相較，其中半導體結(jié)構(gòu)70,80同樣地包含埋層64，設(shè)置于第二導電型井區(qū)32與基板Sub之間且將第二導電型井區(qū)32與基板Sub隔開，以提升基板Sub與第二導電型井區(qū)32間的崩潰電壓。
[0021]參考圖4A、4B、4C，相較于圖3A、3B、3C，其中埋層64更包含至少一埋層緩和區(qū)S3，設(shè)置于橫向上邊界B附近的埋層64中，且由剖視圖視之，該埋層緩和區(qū)S3于縱向上垂直貫通埋層64以提升崩潰電壓，其原理與緩和區(qū)S1、S2類似，都為產(chǎn)生電位屏障以提升崩潰電壓。同樣地，埋層緩和區(qū)S3的數(shù)量也不受限于附圖中所顯示，可依需要設(shè)計所需的緩和區(qū)S3的數(shù)量。一實施例中，埋層緩和區(qū)具有較第一導電型埋層的摻雜濃度為低的第一導電型雜質(zhì)摻雜，當然緩和區(qū)也可以為第二導電型。
[0022]參照圖5，其顯示一實施例的半導體結(jié)構(gòu)120，與前述實施例的主要差異為第二導電型井區(qū)32僅單側(cè)與第一導電型井區(qū)31相接，另一側(cè)則相接于基板Sub。根據(jù)附圖，無論連接于基板或第一導電型井區(qū)31，都可使用緩和區(qū)S2以提升崩潰電壓，而基板Sub可具有第一導電型，其雜質(zhì)濃度較第一導電型井區(qū)31為低。
[0023]參照圖6，其中顯示傳統(tǒng)半導體結(jié)構(gòu)與本發(fā)明的半導體結(jié)構(gòu)的崩潰電壓特性曲線，縱坐標為電流量，橫坐標為第一導電型井區(qū)與第二導電型井區(qū)間的逆向偏壓V12。參考圖1B，特性曲線Cl顯示第一導電型井區(qū)11與第二導電型井區(qū)12在不同的逆向偏壓V21下的電流量。參考圖3A，特性曲線C2顯示第一導電型井區(qū)31與第二導電型井區(qū)32在不同的逆向偏壓V21下的電流量。比較特性曲線C1、C2，特性曲線C2的臨界點Vb2 (崩潰電壓)明顯高于特性曲線Cl的臨界點Vbl (崩潰電壓)，其差異源于緩和區(qū)的作用。由此可知，緩和區(qū)可明顯提升崩潰電壓，同時也提升高壓組件的操作電壓范圍。
[0024]圖7、8顯示根據(jù)本發(fā)明應用于半導體組件的較佳實施例。
[0025]圖7顯示應用本發(fā)明的半導體組件130的實施例，其中半導體組件130包含基板Sub、第一導電型井區(qū)(例如但不限于為N型井區(qū))31、多個緩和區(qū)S1、柵極、場氧化區(qū)F0X、本體區(qū)P-body、本體極(例如具有P型雜質(zhì)濃摻雜P+)、源極(例如具有N型雜質(zhì)濃摻雜N+)、與漏極(例如具有N型雜質(zhì)濃摻雜N+)。其中，場氧化區(qū)F0X、本體區(qū)P-body、與本體極在其他實施例中也可以省略。第一導電型井區(qū)31設(shè)置于基板Sub上。多個緩和區(qū)SI設(shè)置于第一導電型井區(qū)31中，在橫向上(如圖中虛線箭頭所示)靠近第一導電型井區(qū)31的邊界B，且緩和區(qū)SI由剖視圖圖7視之，在縱向上(如圖中實線箭頭所示)貫通第一導電型井區(qū)31。第一導電型井區(qū)31與第二導電型井區(qū)(例如但不限于為P型井區(qū))32在橫向上相鄰于邊界B。其中，第二導電型是與第一導電型電性相反的導電型。緩和區(qū)SI的導電型可為第一導電型或相反導電型態(tài)的第二導電型，以提升晶體管的操作電壓范圍。柵極形成于第一導電型井區(qū)31上。源極與漏極分別在橫向上，形成于柵極兩側(cè)的第一導電型井區(qū)31中。其余細節(jié)可參考前述實施例，此處不再詳述。
[0026]在圖7的實施例中，根據(jù)本發(fā)明，緩和區(qū)SI也可以設(shè)置在靠近邊界B的第二導電型井區(qū)32中(圖中未示出)。也就是說，前述半導體結(jié)構(gòu)的實施例可以應用于第二導電型井區(qū)32中的半導體組件，如此一來，同樣可提升半導體組件130的崩潰電壓。
[0027]圖8顯示應用本發(fā)明的另一半導體組件140的實施例。圖8類似于圖7的實施例，主要差異點為半導體組件140還包含了第二導電型井區(qū)32，及形成于第二導電型井區(qū)32中的基板電性接點，且緩和區(qū)SI位于第二導電型井區(qū)32中，橫向上靠近邊界B。本實施例旨在說明應用本發(fā)明的半導體組件，也可以包含在橫向上相鄰的第一導電型井區(qū)31與第二導電型井區(qū)32。其余細節(jié)可參考前述實施例，此處不再詳述。
[0028]前述的緩和區(qū)或埋層緩和區(qū)的設(shè)計，其所需半導體制程的程序，與未設(shè)置緩和區(qū)或埋層緩和區(qū)相同，差異僅為摻雜制程的屏蔽須考慮緩和區(qū)或埋層緩和區(qū)，所需設(shè)備也都類似。但相比于現(xiàn)有技術(shù)，本發(fā)明具有大幅提升崩潰電壓的效果，并提升高壓組件的操作電壓范圍。
[0029]需說明的是，所謂的“鄰接區(qū)域”，例如但不限于如上述圖7與圖8顯示的實施例中，第一導電型井區(qū)與第二導電型井區(qū)的邊界B周圍的鄰接區(qū)域A，也可以指第一導電型井區(qū)與第二導電型井區(qū)的重疊區(qū)域周圍的區(qū)域。
[0030]以上已針對較佳實施例來說明本發(fā)明，以上所述，僅為使本領(lǐng)域技術(shù)人員易于了解本發(fā)明的內(nèi)容，并非用來限定本發(fā)明的權(quán)利范圍。對于本領(lǐng)域技術(shù)人員，可以在本發(fā)明精神內(nèi)，采用各種等效變化。因此凡是根據(jù)本發(fā)明的概念與精神所做出的均等變化或修飾，均應包括于本發(fā)明的申請專利范圍內(nèi)。例如，第一導電型井區(qū)與第二導電型井區(qū)之間增加淺溝渠隔離(Shallow trench isolat1n)的設(shè)置等,或其間可插置不影響主要功能的其他電路或組件。本發(fā)明的任一實施例或申請專利范圍不須達成本發(fā)明所揭露的全部目的或優(yōu)點或特點。
[0031]【符號說明】
[0032]10,20:傳統(tǒng)半導體結(jié)構(gòu)
[0033]11:第一導電型井區(qū)
[0034]12:第二導電型井區(qū)
[0035]13:交界區(qū)
[0036]24:埋層
[0037]30、40、50、60、70、80、90、100、110、120:半導體結(jié)構(gòu)
[0038]130、140:半導體組件
[0039]31:第一導電型井區(qū)
[0040]32:第二導電型井區(qū)
[0041]64:埋層
[0042]A:鄰接區(qū)域
[0043]B:邊界
[0044]C1、C2:特性曲線
[0045]FOX:場氧化區(qū)
[0046]N+:N型雜質(zhì)濃摻雜
[0047]P+:P型雜質(zhì)濃摻雜
[0048]P-body:本體區(qū)
[0049]S1、S2:緩和區(qū)
[0050]S3:埋層緩和區(qū)
[0051]Sub:基板
[0052]Vl2:逆向偏壓
[0053]Vbl、Vb2:臨界點
【權(quán)利要求】
1.一種半導體結(jié)構(gòu)，包含: 一基板； 一第一井區(qū)，具有第一導電型，設(shè)置于該基板上；以及 多個緩和區(qū)，設(shè)置于該第一井區(qū)中，在橫向上靠近該第一井區(qū)的一邊界，且該緩和區(qū)由剖視圖視之，在縱向上貫通該第一井區(qū)； 其中，該第一井區(qū)與一第二井區(qū)在該橫向上，相鄰于該邊界，該第二井區(qū)具有與該第一導電型相反的第二導電型； 其中，該緩和區(qū)的導電型為第一導電型或相反導電型態(tài)的第二導電型。
2.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該緩和區(qū)為第一導電型，其雜質(zhì)濃度低于該第一井區(qū)。
3.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該第一井區(qū)與該第二井區(qū)形成于一磊晶層中。
4.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，其中該多個緩和區(qū)中，任一緩和區(qū)不接觸該邊界，且該多個緩和區(qū)間彼此不相接觸。
5.根據(jù)權(quán)利要求1所述的半導體結(jié)構(gòu)，又包含一埋層，具有第二導電型，形成于該第一井區(qū)與該基板之間，且將該第一井區(qū)與該基板隔開。
6.根據(jù)權(quán)利要求5所述的半導體結(jié)構(gòu)，又包含至少一埋層緩和區(qū)，設(shè)置于該橫向上該邊界附近的該埋層中，且由剖視圖視之，該埋層緩和區(qū)在該縱向上貫通該埋層。
7.—種半導體組件，包含: 一半導體結(jié)構(gòu)，包括: 一基板； 一第一井區(qū)，具有第一導電型，設(shè)置于該基板上；以及 多個緩和區(qū)，設(shè)置于該第一井區(qū)中，在橫向上靠近該第一井區(qū)的一邊界，且該緩和區(qū)由剖視圖視之，在縱向上貫通該第一井區(qū)； 其中，該第一井區(qū)與一第二井區(qū)在該橫向上，相鄰于該邊界，該第二井區(qū)具有與該第一導電型相反的第二導電型； 其中，該緩和區(qū)的導電型為第一導電型或相反導電型態(tài)的第二導電型； 一柵極，形成于該第一井區(qū)上；以及 一源極與一漏極，分別于該橫向上，形成于該柵極兩側(cè)的該第一井區(qū)中。
8.根據(jù)權(quán)利要求7所述的半導體組件，其中該緩和區(qū)為第一導電型，其雜質(zhì)濃度低于該第一井區(qū)。
9.根據(jù)權(quán)利要求7所述的半導體組件，其中該第一井區(qū)與該第二井區(qū)形成于一磊晶層中。
10.根據(jù)權(quán)利要求7所述的半導體組件，其中該緩和區(qū)為多個，且任一緩和區(qū)不接觸該邊界，且該多個隔離區(qū)間彼此不相接觸。
11.根據(jù)權(quán)利要求7所述的半導體組件，又包含一埋層，具有第二導電型，形成于該第一井區(qū)與該基板之間，且將該第一井區(qū)與該基板隔開。
12.根據(jù)權(quán)利要求11所述的半導體組件，又包含至少一埋層緩和區(qū)，設(shè)置于該橫向上該邊界附近的該埋層中，且由剖視圖視之，該埋層緩和區(qū)在該縱向上貫通該埋層。
【文檔編號】H01L29/78GK104425568SQ201310403656
【公開日】2015年3月18日 申請日期:2013年9月6日 優(yōu)先權(quán)日:2013年9月6日
【發(fā)明者】黃宗義 申請人:立锜科技股份有限公司