鰭式場(chǎng)效應(yīng)晶體管器件的制造方法
【專利摘要】本發(fā)明提供了鰭式場(chǎng)效應(yīng)晶體管器件的制造方法。制造FinFET器件首先接收FinFET前體。FinFET前體包括襯底、鰭和包裹鰭的部分的偽柵疊層。去除偽柵疊層以形成柵極溝槽。在柵極溝槽中沉積高k柵極介電層。在高k柵極介電層上方沉積柵極金屬層。在柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料。實(shí)施熱處理以將導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料并伴隨著大幅體積收縮。
【專利說明】鰭式場(chǎng)效應(yīng)晶體管器件的制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及半導(dǎo)體器件的制造方法。

【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速的發(fā)展。在IC的發(fā)展期間，隨著幾何尺寸(即，利用制造工藝可以制造的最小部件(或線))的減小，功能密度(即，單位芯片面積上的互連器件的數(shù)量)通常會(huì)增大。這種尺寸減小工藝通常通過提高生產(chǎn)效率及降低相關(guān)成本來(lái)提供優(yōu)勢(shì)。
[0003]這種尺寸的減小也增大了加工及制造IC的復(fù)雜性，并且對(duì)于這些優(yōu)勢(shì)的實(shí)現(xiàn)，需要在IC加工和制造的類似發(fā)展。例如，引入諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維晶體管來(lái)替代平面晶體管。盡管現(xiàn)有的FinFET器件和制造FinFET器件的方法通常已經(jīng)滿足了預(yù)期的目的，但是并非在各個(gè)方面都能滿足要求。例如，期望具有FinFET器件的應(yīng)變溝道。三維應(yīng)變溝道在FinFET工藝發(fā)展過程中提出了挑戰(zhàn)，期望該領(lǐng)域的改進(jìn)。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括:接收FinFET前體，所述FinFET前體包括:襯底；鰭，位于所述襯底上；和偽柵疊層，位于所述襯底上，包括包裹所述鰭的部分，其中，所述鰭的所述部分作為柵極溝道區(qū)；去除所述偽柵疊層以形成柵極溝槽；在所述柵極溝槽中沉積高k柵極介電層；在所述高k柵極介電層上方沉積柵極金屬層；在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料；以及實(shí)施熱處理以將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
[0005]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括C49_TiSi。
[0006]在該方法中，通過在溫度為700°C且退火時(shí)間為約Ims (毫秒)至約5ms的范圍內(nèi)的條件下實(shí)施快速熱退火(RTA)將所述C49-TiSi轉(zhuǎn)變?yōu)镃54-TiSi2并伴隨著約6%的體積收縮。
[0007]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括β相鎢。
[0008]在該方法中，通過在溫度為約400°C且退火時(shí)間為一小時(shí)以上的條件下實(shí)施退火將所述β相鎢轉(zhuǎn)變?yōu)棣料噫u并伴隨著約2%的體積收縮。
[0009]在該方法中，通過物理汽相沉積(PVD)來(lái)沉積所述導(dǎo)電且低密度的亞穩(wěn)相材料。
[0010]在該方法中，通過化學(xué)汽相沉積(CVD)來(lái)沉積所述導(dǎo)電且低密度的亞穩(wěn)相材料。
[0011]該方法進(jìn)一步包括:在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料之后，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除多余的所述導(dǎo)電且低密度的亞穩(wěn)相材料及多余的所述柵極金屬層。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括:接收FinFET前體，所述FinFET前體包括:襯底；和鰭，位于所述襯底上，所述鰭包括柵極區(qū)及通過所述柵極區(qū)間隔開的源極/漏極區(qū)；在所述襯底上方沉積高k(HK)柵極介電層，包括包裹所述柵極區(qū)中的所述鰭；在所述HK柵極介電層上方沉積柵極金屬層；在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料；去除所述導(dǎo)電且低密度的亞穩(wěn)相材料和所述柵極金屬層的位于所述柵極區(qū)外側(cè)的多余部分以形成金屬柵疊層；以及將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
[0013]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括C49_TiSi。
[0014]在該方法中，通過在溫度為約700°C且退火時(shí)間為約Ims (毫秒)至約5ms的條件下實(shí)施快速熱退火(RTA)將所述C49-TiSi轉(zhuǎn)變?yōu)镃54-TiSi2，并伴隨著約6%的體積收縮。
[0015]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括β相鎢。
[0016]在該方法中，通過在溫度為約400°C且退火時(shí)間為約一小時(shí)以上的條件下實(shí)施退火將所述β相鎢轉(zhuǎn)變?yōu)棣料噫u，并伴隨著約2%的體積收縮。
[0017]在該方法中，通過熱工藝將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料并伴隨著大幅體積收縮。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括:接收FinFET前體,所述FinFET前體包括:襯底；鰭,位于所述襯底上；隔離區(qū)，位于相鄰的所述鰭之間；偽柵疊層，位于所述襯底上方，包括包裹所述鰭的部分的至少一個(gè)偽柵疊層；以及源極/漏極部件，設(shè)置在所述襯底上方，通過所述偽柵疊層間隔開；去除所述偽柵疊層以露出所述柵極區(qū)；在所述柵極區(qū)中沉積高k (HK)柵極介電層；在所述HK柵極介電層上方沉積柵極金屬層；在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料；實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除多余的所述導(dǎo)電且低密度的亞穩(wěn)相材料和多余的所述柵極金屬層；以及實(shí)施熱處理以將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
[0019]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括C49_TiSi。
[0020]在該方法中，通過在溫度為約700°C且退火時(shí)間為約Ims (毫秒)至約5ms的范圍內(nèi)的條件下實(shí)施快速熱退火(RTA)將所述C49-TiSi轉(zhuǎn)變?yōu)镃54-TiSi2并伴隨著約6%的體積收縮。
[0021]在該方法中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括β相鎢。
[0022]在該方法中，通過在溫度為約400°C且退火時(shí)間為約一小時(shí)以上的條件下實(shí)施退火將所述β相鎢轉(zhuǎn)變?yōu)棣料噫u，并伴隨著2%的體積收縮。
[0023]在該方法中，所述熱處理選自由快速熱退火(RTA)、激光退火和熱退火所組成的組。

【專利附圖】

【附圖說明】
[0024]當(dāng)結(jié)合參考附圖進(jìn)行描述時(shí)，通過以下詳細(xì)描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例進(jìn)行繪制且僅用于示例性的目的。事實(shí)上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。
[0025]圖1是根據(jù)本發(fā)明的各個(gè)方面的用于制造FinFET器件的示例性方法的流程圖。
[0026]圖2是根據(jù)本發(fā)明的各個(gè)方面的FinFET前體的側(cè)視立體圖。
[0027]圖3Α是沿圖2中的線A-A所截取的FinFET前體的截面圖。
[0028]圖3B是沿圖2中的線B-B所截取的FinFET前體的截面圖。
[0029]圖4A、圖5A、圖6A、圖7A和圖8A是沿圖2中的線A-A所截取的FinFET器件的截面圖。
[0030]圖4B、圖5B、圖6B、圖7B和圖8B是沿圖2中的線B-B所截取的FinFET器件的截面圖。

【具體實(shí)施方式】
[0031]以下公開的內(nèi)容提供了許多用于實(shí)施本發(fā)明的不同特征的不同的實(shí)施例或?qū)嵗?。以下描述的部件和配置的具體實(shí)例用于簡(jiǎn)化本發(fā)明。當(dāng)然，這僅僅是實(shí)例，并不用于進(jìn)行限定。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括以直接接觸的方式形成第一部件和第二部件的實(shí)施例，也可以包括在第一部件和第二部件之間形成附加部件，使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考符號(hào)和/或字符。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，并且其本身不表示所描述的多個(gè)實(shí)施例和/或配置之間的關(guān)系。
[0032]器件的實(shí)例可以從本申請(qǐng)的一個(gè)或多個(gè)實(shí)施例中受益，該器件的實(shí)例包括FinFET器件及其他三維器件。FinFET器件可以是諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，其包括P型金屬氧化物半導(dǎo)體(PMOS) FinFET (鰭式場(chǎng)效應(yīng)晶體管)器件或N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件。以下公開的內(nèi)容將繼續(xù)FinFET實(shí)例以示出本申請(qǐng)的各個(gè)實(shí)施例。然而，應(yīng)該理解，除非特別說明，否則本申請(qǐng)不應(yīng)限于特定類型的器件。
[0033]圖1是根據(jù)本發(fā)明的各個(gè)方面的用于制造FinFET器件的方法100的流程圖。將進(jìn)一步參考圖2至圖8B討論方法100。圖2是的根據(jù)圖1的方法制造的用于FinFET的前體(標(biāo)記為參考符號(hào)200)的側(cè)視立體圖。圖3A是沿圖2的線A-A所截取的FinFET前體200的截面圖。圖3B是沿圖2的線B-B所截取的FinFET前體200的截面圖。圖4A、圖5A、圖6A、圖7A和圖8A是沿圖2的線A-A所截取的示例性FinFET500的截面圖。圖4B、圖5B、圖6B、圖7B和圖8B是沿圖2的線B-B所截取的示例性FinFET500的截面圖。線B-B垂直于線A-A的方向。應(yīng)該理解，可以在方法之前、期間、以及之后提供附加步驟，并且對(duì)于方法的其他實(shí)施例，可以替換或刪除所描述的一些步驟。
[0034]參見圖1、圖2、圖3A和圖3B，方法100開始于步驟102，其中，接收FinFET前體200。FinFET前體200包括襯底210。襯底210可以是塊狀硅襯底?？蛇x地，襯底210可以包括諸如在晶體結(jié)構(gòu)中的硅或鍺的元素半導(dǎo)體；諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導(dǎo)體；或它們的組合?？蛇x地，襯底210也可以包括絕緣體上硅(SOI)襯底。使用注氧隔離(SMOX)、晶圓接合和/或其他合適的方法來(lái)制造SOI襯底。
[0035]一些示例性的襯底210也包括絕緣層。絕緣層包括氧化硅、藍(lán)寶石和/或它們的組合的任何合適的材料。示例性絕緣層可以是氧化埋置層(BOX)。通過諸如注入(例如SM0X)、氧化、沉積和/或任何合適的工藝來(lái)形成絕緣層。在一些示例性FinFET前體200中，絕緣層是絕緣體上硅襯底的部件(例如層)。
[0036]FinFET前體200也可以包括襯底210上的各種摻雜區(qū)。摻雜區(qū)可以摻雜諸如硼或BF2的P型摻雜物；諸如磷或砷的η型摻雜物；或它們的組合?？梢砸訮阱結(jié)構(gòu)、N阱結(jié)構(gòu)、雙阱結(jié)構(gòu)或使用凸起結(jié)構(gòu)在襯底210上直接形成摻雜區(qū)。襯底210可以進(jìn)一步包括各種有源區(qū)，諸如被配置為用于N型金屬氧化物半導(dǎo)體晶體管器件的區(qū)域和被配置為用于P型金屬氧化物半導(dǎo)體晶體管器件的區(qū)域。
[0037]FinFET前體200也可以包括在襯底210上所形成的隔離區(qū)220以隔離襯底210的有源區(qū)?？梢允褂弥T如淺溝槽隔離件(STI)的傳統(tǒng)的隔離技術(shù)形成隔離區(qū)220，以限定并電隔離各個(gè)區(qū)域。隔離區(qū)220包括氧化硅、氮化硅、氮氧化硅、空氣間隙、其他合適的材料或它們的組合。通過任何合適的工藝形成隔離區(qū)220。例如，STI的形成包括光刻工藝、蝕刻工藝以在襯底210中蝕刻溝槽(例如，通過使用干蝕刻和/或濕蝕刻)以及沉積工藝以使用一種或多種介電材料填充溝槽(例如，通過使用化學(xué)汽相沉積工藝)。在一些實(shí)例中，填充的溝槽可以具有諸如使用氮化硅或氧化硅填充的熱氧化物內(nèi)襯層的多層結(jié)構(gòu)。在本實(shí)施例中，襯底210保持在溝槽之間形成鰭225，并且通過隔離區(qū)220將鰭225間隔開。
[0038]FinFET前體220也可以包括在襯底210上方(包括鰭225的部分的上方)所形成的一個(gè)或多個(gè)偽柵疊層240，其被稱為柵極溝道區(qū)230。在源極/漏極形成過程中實(shí)施諸如熱工藝的高溫?zé)峁に嚭?，通過高k (HK)介電層和金屬柵極(MG)來(lái)替換偽柵疊層240。偽柵疊層240可以包括偽介電層242、多晶硅層244。通過任何合適的一個(gè)或多個(gè)工藝形成偽柵疊層240。例如，可以通過包括沉積、光刻圖案化和蝕刻工藝的工序形成偽柵疊層240。沉積工藝包括化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、其他合適的方法和/或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如，旋涂)、軟烘、掩模對(duì)準(zhǔn)、曝光、曝光后烘烤、顯影光刻膠、清洗、干燥(例如硬烘)、其他合適的工藝和/或它們的組合。蝕刻工藝包括干蝕刻、濕蝕刻和/或其他蝕刻方法(例如，反應(yīng)離子蝕刻)。介電層242包括氧化硅、氮化硅或任何其他合適的材料。
[0039]FinFET前體200也可以包括沿偽柵疊層240所形成的側(cè)壁間隔件250。側(cè)壁間隔件250可以包括諸如氧化硅、氮化硅、碳化硅、氮氧化硅或它們的組合的介電材料。側(cè)壁間隔件250的典型形成方法包括在柵疊層上方沉積介電材料，然后對(duì)介電材料進(jìn)行各向異性回蝕?；匚g工藝可以包括多步蝕刻以獲得蝕刻選擇性、靈活性及期望的過蝕刻控制。
[0040]FinFET前體200也可以包括形成在襯底210上的源極/漏極部件260?？梢酝ㄟ^使鰭225的除柵極溝道區(qū)230之外的部分凹進(jìn)以形成源極/漏極凹槽并且在源極/漏極凹槽中的凹進(jìn)的鰭225上外延生長(zhǎng)半導(dǎo)體材料層來(lái)形成源極/漏極部件260。半導(dǎo)體材料層包括:諸如鍺(Ge)或娃(Si)的元素半導(dǎo)體材料；或諸如砷化鎵(GaAs)、砷化鎵招(AlGaAs)的化合物半導(dǎo)體材料；或諸如硅鍺(SiGe)、磷砷化鎵(GaAsP)的半導(dǎo)體合金。外延工藝包括CVD沉積技術(shù)(例如汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他合適的工藝。可以通過一個(gè)或多個(gè)外延(epi)工藝來(lái)形成源極/漏極部件260。在epi工藝過程中可以原位摻雜源極/漏極部件260。例如，外延生長(zhǎng)的SiGe源極/漏極部件260可以摻雜硼；且外延生長(zhǎng)的Si epi源極/漏極部件260可以摻雜碳以形成S1: C源極/漏極部件、摻雜磷以形成S1:P源極/漏極部件或同時(shí)摻雜碳和磷以形成SiCP源極/漏極部件。在實(shí)施例中，非原位摻雜源極/漏極部件260，實(shí)施注入工藝(S卩，結(jié)注入工藝)以摻雜源極/漏極部件260?？梢詫?shí)施一個(gè)或多個(gè)退火工藝以激活源極/漏極外延部件。退火工藝包括快速熱退火(RTA)和/或激光退火工藝。
[0041]FinFET前體200還可以包括在襯底210上，包括在偽柵疊層240之間所形成的層間介電(ILD)層270。ILD層270包括氧化硅、氮氧化物或其他合適的材料。ILD層270包括單層或多層。通過諸如CVD、ALD和旋涂(SOG)的合適的技術(shù)形成ILD層270?？梢詫?shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除多余的ILD層270并使ILD層270的頂面與偽柵疊層240的頂面齊平。
[0042]參見圖1、圖4A和圖4B，一旦接收FinFET前體200，方法100進(jìn)行到步驟104，其中，去除偽柵疊層240以露出鰭225的柵極溝道區(qū)230，從而在FinFET器件500上形成柵極溝槽305?？梢酝ㄟ^光刻圖案化及蝕刻工藝去除偽柵疊層240?？蛇x地，可以通過選擇性濕蝕刻或選擇性干蝕刻來(lái)去除偽柵疊層240。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HN03/CH3C00H溶液、ΝΗ40Η、Κ0Η (氫氧化鉀)、HF (氫氟酸)或其他合適的溶液。
[0043]參見圖1、圖5A和圖5B，方法100進(jìn)行到步驟106，其中，在襯底210上的溝道區(qū)230上方沉積柵極介電層310。柵極介電層310可以包括通過諸如原子層沉積(ALD)、化學(xué)汽相沉積CVD和臭氧氧化的任何合適的方法所沉積的界面層(IL)。IL包括氧化物、HfS1和氮氧化物。柵極介電層310也可以包括通過諸如ALD、CVD、金屬有機(jī)CVD (M0CVD)、物理汽相沉積(PVD)、熱氧化、它們的組合或其他合適的技術(shù)沉積在IL上的高k (HK)介電層。HK 介電層可以包括 LaO、A10、ZrO, T1, Ta2O5' Y2O3> SrT13 (STO)、BaT13 (BTO)、BaZrO,HfZrO, HfLaO, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他合適的材料。
[0044]繼續(xù)參見圖1、圖5A和圖5B，方法100進(jìn)行到步驟108，其中，在柵極介電層310上方沉積柵極金屬層320。柵極金屬層320可以包括可以單獨(dú)地或共同地形成的η柵極金屬層(在NMOS中)和P柵極金屬層(在PMOS中)。柵極金屬層320可以包括功函(WF)層、勢(shì)壘層、填充金屬層、內(nèi)襯層、濕潤(rùn)層和粘附層。此外，N柵極金屬層320可以包括諸如T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr和它們的組合的具有足夠低的EWF值的單金屬層或多金屬層結(jié)構(gòu)。P柵極金屬層320可以包括諸如TiN、TaN, Ru、Mo、Al、WN和它們的組合的具有足夠高的有效功函(EWF)值的單金屬層或多金屬層結(jié)構(gòu)。例如，可以沉積Ti層作為用于隨后Al填充的濕潤(rùn)層?？梢酝ㄟ^PVD或其他合適的工藝來(lái)形成Ti層。作為另一個(gè)實(shí)例，填充金屬可以包括AL。可選地，填充金屬層可以包括銅(Cu)和/或鎢(W)?？梢酝ㄟ^ALD、PVD、CVD或其他合適的工藝來(lái)沉積柵極金屬層320。實(shí)施化學(xué)機(jī)械拋光(CMP)以去除多余的介電層270，并使隔離區(qū)220的頂面與第一鰭225的頂面齊平。在一個(gè)實(shí)施例中，CMP工藝也去除第一硬掩模212。
[0045]參見圖1、圖6A和圖6B，方法100進(jìn)行到步驟110，其中，在柵極金屬層320上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料330。在一個(gè)實(shí)施例中，導(dǎo)電且低密度的亞穩(wěn)相材料330包括C49-TiSi (底心正交晶體結(jié)構(gòu))。在另一實(shí)施例中，導(dǎo)電且低密度的亞穩(wěn)相材料330包括β -相鎢(A15-lilke晶體結(jié)構(gòu))?？梢酝ㄟ^PVD、CVD或其他合適的工藝來(lái)沉積導(dǎo)電且低密度的亞穩(wěn)相材料330。
[0046]參見圖1、圖7A和圖7B，方法100進(jìn)行到步驟112，其中，實(shí)施CMP工藝以去除多余的導(dǎo)電且低密度的亞穩(wěn)相材料330、柵極金屬層320以及柵極介電層310，并使導(dǎo)電且低密度的亞穩(wěn)相材料330的頂面、柵極金屬層320的頂面和柵極介電層310的頂面均與ILD層270的頂面齊平。
[0047]參見圖1、圖8A和圖8B，方法100進(jìn)行到步驟114，實(shí)施熱處理(按箭頭所示方向)以將導(dǎo)電且低密度的亞穩(wěn)相材料330轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料340并伴隨著體積收縮。熱處理可以包括快速熱退火(RTA)、激光退火、熔爐退火和/或閃光燈退火(flash lampanneal)ο例如,通過溫度為700°C且退火時(shí)間為Ims (毫秒)至5ms的條件下實(shí)施RTA,亞穩(wěn)相C49-TiSi330可以轉(zhuǎn)變?yōu)榉€(wěn)相C54-TiSi2 (面心正交晶體結(jié)構(gòu))340并伴隨著6%的體積收縮。作為另一個(gè)實(shí)例，通過在溫度為400°C且退火時(shí)間為一小時(shí)以上的條件下實(shí)施退火，β相鎢330可以轉(zhuǎn)變?yōu)榉€(wěn)態(tài)的α相鎢340并伴隨著2%的體積收縮?？梢宰鳛閷Ｓ泄に嚥襟E或結(jié)合現(xiàn)有的下行氣流(down stream)熱工藝來(lái)實(shí)施熱處理。
[0048]在亞穩(wěn)相至穩(wěn)相的轉(zhuǎn)變過程中，體積收縮可以引起朝向下面的柵極溝道區(qū)230的有效應(yīng)力/應(yīng)變，諸如沿C-C方向(稱為被鰭的高度方向)的壓應(yīng)力以及沿D-D方向(被稱為鰭的寬度方向)的張應(yīng)力。通過沿鰭的寬度方向的張應(yīng)力來(lái)提高電子和空穴的遷移率。通過沿鰭的高度方向的壓應(yīng)力來(lái)提高電子遷移率而對(duì)空穴遷移率僅產(chǎn)生輕微影響。
[0049]可以在方法100之前、期間和之后提供附加步驟，且對(duì)于方法100的附加實(shí)施例，可以替換、刪除或前后移動(dòng)所描述的一些步驟。
[0050]FinFET器件500可以包括通過后續(xù)工藝所形成的附加部件。例如，可以在襯底上方形成各種接觸件/通孔/導(dǎo)線及多層互連部件(例如，金屬層和層間電介質(zhì))，其被配置為連接器件500的各種部件或結(jié)構(gòu)。例如，多層互連件包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件，以及諸如金屬線的水平互連件。各種互連部件可以實(shí)現(xiàn)包括銅、鎢和/或硅化物的各種導(dǎo)電材料。
[0051]基于以上內(nèi)容，本發(fā)明提供了用于FinFET CMOS金屬柵極應(yīng)力工程(gate stressengineering)的方法。方法采用將低密度亞穩(wěn)相材料轉(zhuǎn)變?yōu)楦呙芏确€(wěn)相材料以獲得體積收縮，并產(chǎn)生柵極溝道的應(yīng)變、壓縮和拉伸。方法示出了得到適當(dāng)?shù)娜S柵極溝道的應(yīng)變以增加載流子遷移率并提高器件性能。
[0052]本發(fā)明提供了制造FinFET器件的多個(gè)不同的實(shí)施例，并根據(jù)現(xiàn)有方法提供了一種或多種改進(jìn)。在實(shí)施例中，用于制造FinFET器件的方法包括接收FinFET前體。FinFET前體包括襯底、位于襯底上的鰭和位于襯底上包括包裹鰭的部分的偽柵疊層，其中鰭的部分用作柵極溝道區(qū)。方法也包括:去除偽柵疊層以形成柵極溝槽，在柵極溝槽中沉積高k柵極介電層，在高k介電層上方沉積柵極金屬層，在柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料，并且實(shí)施熱處理，以隨著大幅體積收縮將導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料并伴。
[0053]在另一個(gè)實(shí)施例中，用于制造FinFET器件的方法包括接收FinFET前體。FinFET前體包括襯底，位于襯底上的鰭。鰭包括柵極區(qū)和通過柵極區(qū)間隔開的源極/漏極區(qū)。方法也包括在襯底上方沉積高k (HK)柵極介電層，包括包裹柵極區(qū)中的鰭，在HK柵極介電層上方沉積柵極金屬層，在柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料，去除柵極區(qū)外側(cè)的多余的導(dǎo)電且低密度的亞穩(wěn)相材料以及柵極金屬層以形成金屬柵疊層，以及隨著大幅體積縮小將導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
[0054]在又一個(gè)實(shí)施例中，用于制造FinFET器件的方法包括接收FinFET前體。FinFET前體包括襯底；位于襯底上的鰭；位于相鄰鰭之間的隔離區(qū)以及位于襯底上方的偽柵疊層，偽柵疊層包括包裹鰭(柵極區(qū))的部分的至少一個(gè)偽柵疊層；以及在襯底上方沉積的通過偽柵疊層間隔開的源極/漏極部件。方法也包括去除偽柵疊層以露出柵極區(qū)，在柵極區(qū)中沉積高k (HK)柵極介電層，在HK柵極介電層上方沉積柵極金屬層，在柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料，實(shí)施去除工藝的化學(xué)機(jī)械拋光(CMP)工藝以去除多余的導(dǎo)電且低密度的亞穩(wěn)相材料以及柵極金屬層，以及實(shí)施熱處理以隨著大幅體積縮小將導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
[0055] 本文中論述了多個(gè)實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或修改其他用于執(zhí)行與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢(shì)的工藝和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員還應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括: 接收FinFET前體，所述FinFET前體包括: 襯底； 鰭,位于所述襯底上；和 偽柵疊層，位于所述襯底上，包括包裹所述鰭的部分，其中，所述鰭的所述部分作為柵極溝道區(qū)； 去除所述偽柵疊層以形成柵極溝槽； 在所述柵極溝槽中沉積高k柵極介電層； 在所述高k柵極介電層上方沉積柵極金屬層； 在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料；以及 實(shí)施熱處理以將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括C49-TiSi。
3.根據(jù)權(quán)利要求2所述的方法，其中，通過在溫度為700°C且退火時(shí)間為約Ims(毫秒)至約5ms的范圍內(nèi)的條件下實(shí)施快速熱退火(RTA)將所述C49-TiSi轉(zhuǎn)變?yōu)镃54_TiSi2并伴隨著約6%的體積收縮。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述導(dǎo)電且低密度的亞穩(wěn)相材料包括β相鎢。
5.根據(jù)權(quán)利要求4所述的方法，其中，通過在溫度為約400°C且退火時(shí)間為一小時(shí)以上的條件下實(shí)施退火將所述β相鎢轉(zhuǎn)變?yōu)棣料噫u并伴隨著約2%的體積收縮。
6.根據(jù)權(quán)利要求1所述的方法，其中，通過物理汽相沉積(PVD)來(lái)沉積所述導(dǎo)電且低密度的亞穩(wěn)相材料。
7.根據(jù)權(quán)利要求1所述的方法，其中，通過化學(xué)汽相沉積(CVD)來(lái)沉積所述導(dǎo)電且低密度的亞穩(wěn)相材料。
8.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料之后，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除多余的所述導(dǎo)電且低密度的亞穩(wěn)相材料及多余的所述柵極金屬層。
9.一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括: 接收FinFET前體，所述FinFET前體包括: 襯底；和 鰭，位于所述襯底上，所述鰭包括柵極區(qū)及通過所述柵極區(qū)間隔開的源極/漏極區(qū)； 在所述襯底上方沉積高k (HK)柵極介電層，包括包裹所述柵極區(qū)中的所述鰭； 在所述HK柵極介電層上方沉積柵極金屬層； 在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料； 去除所述導(dǎo)電且低密度的亞穩(wěn)相材料和所述柵極金屬層的位于所述柵極區(qū)外側(cè)的多余部分以形成金屬柵疊層；以及 將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
10.一種用于制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括: 接收FinFET前體，所述FinFET前體包括: 襯底； 鰭,位于所述襯底上； 隔離區(qū)，位于相鄰的所述鰭之間； 偽柵疊層，位于所述襯底上方，包括包裹所述鰭的部分的至少一個(gè)偽柵疊層；以及 源極/漏極部件，設(shè)置在所述襯底上方，通過所述偽柵疊層間隔開； 去除所述偽柵疊層以露出所述柵極區(qū)； 在所述柵極區(qū)中沉積高k (HK)柵極介電層； 在所述HK柵極介電層上方沉積柵極金屬層； 在所述柵極金屬層上方沉積導(dǎo)電且低密度的亞穩(wěn)相材料； 實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除多余的所述導(dǎo)電且低密度的亞穩(wěn)相材料和多余的所述柵極金屬層；以及 實(shí)施熱處理以將所述導(dǎo)電且低密度的亞穩(wěn)相材料轉(zhuǎn)變?yōu)閷?dǎo)電且高密度的穩(wěn)相材料。
【文檔編號(hào)】H01L21/336GK104183496SQ201310347124
【公開日】2014年12月3日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2013年5月24日
【發(fā)明者】許俊豪 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司