直通硅晶穿孔及其制作工藝的制作方法
【專利摘要】本發(fā)明公開一種直通硅晶穿孔及其制作工藝，該直通硅晶穿孔包含一基底以及一導電插塞?；拙哂幸豢锥?，位于一面中。導電插塞設置于孔洞中，且導電插塞具有一上半部突出于此面，其中上半部具有一頂部以及一底部，且頂部較底部細。另外，本發(fā)明又提供一種形成前述直通硅晶穿孔的制作工藝。首先，提供一基底，具有一面。接著，自基底的此面形成一孔洞。接續(xù)，形成一第一導電材料覆蓋孔洞以及面。續(xù)之，形成一圖案化光致抗蝕劑覆蓋面并暴露出孔洞。繼之，形成一第二導電材料于暴露出的第一導電材料上。而后，移除圖案化光致抗蝕劑。其后，移除位于面上的第一導電材料以形成一導電插塞于孔洞中。
【專利說明】
直通硅晶穿孔及其制作工藝

【技術領域】
[0001]本發(fā)明涉及一種直通硅晶穿孔及其制作工藝，且特別是涉及一種在形成一光致抗蝕劑之前先形成一導電填充材料于一孔洞中的直通硅晶穿孔及其制作工藝。

【背景技術】
[0002]直通硅晶穿孔技術主要在于解決芯片間互連的問題，屬于一種新的三度空間立體封裝技術。當紅的直通硅晶穿孔技術通過三度空間的堆疊、經(jīng)由硅穿孔創(chuàng)造出更符合輕、薄、短、小的市場需求產(chǎn)品，提供微機電系統(tǒng)(MEMS)、光電及電子元件等晶片級封裝所需的封裝制作工藝技術。
[0003]詳細而言，直通硅晶穿孔技術在晶片上以蝕刻或激光的方式鉆孔，再將導電材料如銅、多晶硅、鎢等填入導孔(Via)形成導電的通道(即連接內(nèi)、外部的接合線路)。最后將晶片或管芯(die)薄化再加以堆疊、結合(bonding)，而成為三度空間的堆疊集成電路(3D1C)。如此一來,就可以取代打線連結(wire bonding)方式。改以蝕刻的方式鉆孔(Via)并形成導通電極，不僅可以省去打線空間，也可以縮小了電路板的使用面積與封裝件的體積。因為采用直通硅晶穿孔技術的構裝內(nèi)部接合距離，即為薄化后的晶片或管芯的厚度，相較于采取打線連結的傳統(tǒng)堆疊封裝，三度空間堆疊集成電路的內(nèi)部連接路徑更短，相對可使芯片間的傳輸電阻更小、速度更快、雜訊更小、效能更佳。尤其在中央處理器(CPU)與快取記憶體，以及記憶卡應用中的數(shù)據(jù)傳輸上，更能突顯直通硅晶穿孔技術的短距離內(nèi)部接合路徑所帶來的效能優(yōu)勢。此外，三度空間堆疊集成電路封裝后的尺寸等同于管芯尺寸。在強調(diào)多功能、小尺寸的可攜式電子產(chǎn)品領域，三度空間堆疊集成電路的小型化特性更是市場導入的首要因素。
[0004]然而，隨著半導體元件的尺寸微縮，此些半導體元件中的直通硅晶穿孔則會因具有高深寬比，而在現(xiàn)今的半導體制作工藝中難以形成。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提出一種直通硅晶穿孔及其制作工藝，其在形成一光致抗蝕劑之前，先填充一導電材料于一孔洞中，以形成此直通硅晶穿孔的一部分，因而可減少后續(xù)光致抗蝕劑填入此孔洞的深度。
[0006]為達上述目的，本發(fā)明提供一種直通硅晶穿孔，包含一基底以及一導電插塞?；拙哂幸豢锥?，位于一面中。導電插塞設置于孔洞中，且導電插塞具有一上半部突出于此面，其中上半部具有一頂部以及一底部,且頂部較底部細。
[0007]本發(fā)明提供一種直通硅晶穿孔制作工藝，包含下述步驟。首先，提供一基底，具有一面。接著，自基底的此面，形成一孔洞。接續(xù)，形成一第一導電材料覆蓋孔洞以及此面。續(xù)之，形成一圖案化光致抗蝕劑覆蓋面并暴露孔洞。繼之，形成一第二導電材料于暴露出的第一導電材料上。而后，移除圖案化光致抗蝕劑。其后，移除位于面上的第一導電材料以形成一導電插塞于孔洞中。
[0008]基于上述，本發(fā)明提出一種直通硅晶穿孔及其制作工藝，其在形成一圖案化光致抗蝕劑之前，先填充一第一導電材料于一基底的一孔洞中。因此，可減少光致抗蝕劑填入孔洞的深度，以使光致抗蝕劑易于移除。再者，在形成圖案化光致抗蝕劑之后，填入一第二導電材料于孔洞中的第一導電材料上，然后移除圖案化光致抗蝕劑，接著再移除位于孔洞外的第一導電材料以形成一導電插塞。由于位于孔洞外的第一導電材料以例如蝕刻的方法移除，因而導電插塞突出于基底的一上半部，會具有一頂部較一底部細。

【專利附圖】

【附圖說明】
[0009]圖1是繪示本發(fā)明一實施例的直通硅晶穿孔制作工藝的剖面示意圖；
[0010]圖2-圖4是繪示本發(fā)明一第一實施例的直通硅晶穿孔制作工藝的剖面示意圖；
[0011]圖5-圖10是繪示本發(fā)明一第二實施例的直通硅晶穿孔制作工藝的剖面示意圖；
[0012]圖11是繪示本發(fā)明一實施例的直通硅晶穿孔制作工藝的剖面示意圖；
[0013]圖12是繪示本發(fā)明一實施例的直通硅晶穿孔制作工藝的剖面示意圖。
[0014]主要元件符號說明
[0015]100、200:直通硅晶穿孔
[0016]110、310、410:基底
[0017]120、120’、220、220’:阻障層
[0018]130、130，、230、230’:晶種層
[0019]140:主導電材料
[0020]150、250:導電墊
[0021]242:第一導電材料
[0022]242a:孔洞部分
[0023]242b:表面部分
[0024]246:第二導電材料
[0025]320、420:層間介電層
[0026]340、440:多層的內(nèi)連線結構
[0027]C1、C2:導電插塞
[0028]Kl、K2:圖案化光致抗蝕劑
[0029]M:M0S 晶體管
[0030]S1:面
[0031]S2:正面
[0032]S3:背面
[0033]Tl:上半部
[0034]Tll:頂部
[0035]T12:底部
[0036]T2:下半部
[0037]V、V1、V2:孔洞

【具體實施方式】
[0038]圖1是繪示本發(fā)明一實施例的直通硅晶穿孔制作工藝的剖面示意圖。如圖1所示，提供一基底110，具有一孔洞V。在本實施例中，孔洞V形成于基底110的一面SI，其中面SI可為一主動面相對的另一面，或者與主動面相同的一面，但本發(fā)明不以此為限?；?10例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導體基底。孔洞V可例如以蝕刻形成，但本發(fā)明不以此為限?？锥碫具有一高深寬比，用以形成一直通硅晶穿孔結構。一般而言，孔洞V的深寬比介于3.5?10，而其臨界尺寸(criticaldimens1n,⑶)小于18微米(micrometer, μ m),但本發(fā)明不以此為限。
[0039]以下提出二實施例，接續(xù)圖1的步驟，以形成直通硅晶穿孔。
[0040]圖2-圖4是繪示本發(fā)明一第一實施例的直通硅晶穿孔制作工藝的剖面示意圖。如圖2所示，先選擇性地形成一襯墊層(未繪示)順應地覆蓋基底110。襯墊層(未繪示)例如是一氧化層，用以將基底110電性絕緣，但本發(fā)明不以此材料為限。然后，形成一阻障層120于襯墊層上。阻障層120可包含一氮化鈦層或一氮化鉭層等所組成的單層或多層的結構，但本發(fā)明不以此為限。
[0041]之后，選擇性形成一晶種層130于阻障層120上。晶種層130可以物理氣相沉積(physical vapor deposit1n, PVD)制作工藝形成,提供后續(xù)形成于其上的主導電材料附著之用，但本發(fā)明不以此為限。形成一圖案化光致抗蝕劑Kl覆蓋面SI但暴露孔洞V。詳細而言，可先形成一光致抗蝕劑(未繪示)全面覆蓋面SI并至少填充一部分的孔洞V。然后，圖案化光致抗蝕劑以覆蓋面SI但暴露出孔洞V。
[0042]如圖3所示，填入一主導電材料140于暴露出的孔洞V并形成于部分的晶種層130上。主導電材料140可例如由銅(copper, Cu)所組成，且可例如由電鍍方法形成，但本發(fā)明不以此為限。接著，形成一導電墊150于主導電材料140上。導電墊150可例如為鎳、錫或金，且其例如由加壓的方法形成，但本發(fā)明不以此為限。
[0043]之后，移除圖案化光致抗蝕劑K1，且一并移除位于圖案化光致抗蝕劑Kl正下方所暴露出的部分的晶種層130以及阻障層120，因而形成阻障層120’以及晶種層130’，如圖4所示。圖案化光致抗蝕劑K1、晶種層130以及阻障層120可例如以同一制作工藝移除，或者以多個例如蝕刻制作工藝等制作工藝依序移除之。因此，可形成多個導電插塞Cl于孔洞V中，導電插塞Cl可包含阻障層120’、晶種層130’以及主導電材料140。
[0044]承上，一直通硅晶穿孔100則形成于基底110的孔洞V中，其中直通硅晶穿孔100包含導電插塞Cl以及導電墊150。然而，由于用以形成直通硅晶穿孔100的孔洞V具有介于3.5?10的深寬比以及小于18微米的臨界尺寸，因而導致在形成圖案化光致抗蝕劑Kl時面臨嚴重的問題。因為當全面形成光致抗蝕劑時，光致抗蝕劑也會填入孔洞V中，而當欲將光致抗蝕劑圖案化形成圖案化光致抗蝕劑Kl時，位于孔洞V中的光致抗蝕劑則因孔洞V的高深寬比所產(chǎn)生的毛細現(xiàn)象而面臨難以移除的問題。
[0045]因此，以下提出一第二實施例，用以形成一改良的直通硅晶穿孔，而解決上述問題。圖5-圖10是繪示本發(fā)明一第二實施例的直通硅晶穿孔制作工藝的剖面示意圖。
[0046]在進行圖1的步驟后，請參閱圖5，先選擇性地形成一襯墊層(未繪示)順應地覆蓋基底110。襯墊層例如是一氧化層，用以將基底110電性絕緣，但本發(fā)明不以此材料為限。依序形成一阻障層220以及一晶種層230覆蓋孔洞V以及面SI。阻障層220可包含一氮化鈦層或一氮化鉭層等所組成的單層或多層的結構；晶種層230可以物理氣相沉積(physicalvapor deposit1n, PVD)制作工藝形成，以提供后續(xù)形成于其上的導電材料附著之用，但本發(fā)明不以此為限。
[0047]如圖6所不,形成一第一導電材料242覆蓋孔洞V以及面SI,如此第一導電材料242包含一孔洞部分242a位于孔洞V中以及一表面部分242b位于面SI上。第一導電材料242可例如為銅，且其例如以電鍍形成，但本發(fā)明不以此為限。較佳者，第一導電材料242形成至剩下的孔洞V的深寬比小于3。更佳者，第一導電材料242形成至剩下的孔洞V的深寬比為2.5。如此一來，當剩下的孔洞的深寬比小于3時，則能易于移除后續(xù)填入孔洞V的光致抗蝕劑。
[0048]如圖7所示，形成一圖案化光致抗蝕劑K2覆蓋面SI但暴露出孔洞V。詳細而言，可先形成一光致抗蝕劑(未繪示)全面覆蓋面Si并且填入至少部分的孔洞V中。然后，圖案化光致抗蝕劑以覆蓋面SI但暴露出孔洞V。其后，選擇性進行一氧處理制作工藝，以在形成圖案化光致抗蝕劑K2之后，進一步移除殘留于孔洞V中的光致抗蝕劑。由于已先將第一導電材料242的孔洞部分242a填入孔洞V至孔洞V的深寬比小于3，因而在圖案化光致抗蝕劑時，可完全移除位于孔洞V中的光致抗蝕劑。
[0049]如圖8所不,形成一第二導電材料246于第一導電材料242所暴露出的孔洞部分242a。第二導電材料246可例如為銅，且其可例如以電鍍形成，但本發(fā)明不以此為限。然后，形成一導電墊250于第二導電材料246上。導電墊250可例如為鎳、錫或金,且其例如由加壓的方法形成，但本發(fā)明不以此為限。
[0050]移除圖案化光致抗蝕劑K2，并暴露出第一導電材料242的表面部分242b，如圖9所示。接著，進行一蝕刻制作工藝以移除第一導電材料242的表面部分242b，如圖10所示。在本實施例中，以導電墊250為一掩模進行蝕刻制作工藝以移除表面部分242b。此時，阻障層220以及晶種層230位于面SI上的部分或者位于表面部分242b正下方的部分則一并移除，因而形成一阻障層220’以及一晶種層230’。表面部分242b、部分的阻障層220以及晶種層230可以同一制作工藝移除或者多個制作工藝依序移除之。如此一來，則形成導電插塞C2位于孔洞V中，其中導電插塞C2可包含阻障層220’、晶種層230’、第一導電材料242以及第二導電材料246。導電插塞C2可例如由銅所組成，但本發(fā)明不以此為限。如此一來，一直通硅晶穿孔200則形成于基底110的孔洞V中，且直通硅晶穿孔200可包含多個導電插塞C2以及導電墊250。
[0051]各導電插塞C2具有一上半部Tl以及一下半部T2，其中上半部Tl突出面SI，而下半部T2則位于上半部Tl的下方。在此強調(diào)，當?shù)谝粚щ姴牧?42的表面部分242b以導電墊250為掩模移除時，高于第一導電材料242的表面部分242b的上半部Tl的一頂部Tll則會被蝕刻，但與第一導電材料242的表面部分242b等高的上半部Tl的一底部T12則因被表面部分242b遮蔽而不會被蝕刻。是以，頂部Tll會較底部T12細。當以導電墊250為掩模進行蝕刻時，頂部Tll則會較導電墊250細。較佳者，導電墊250與底部T12具有相同直徑，因此(特別是當各導電插塞C2的距離接近時)可避免導電插塞C2互相接觸而短路，以更容易控制以直通硅晶穿孔200所形成的半導體元件的布局。更甚者，底部T12與下半部T2具有相同直徑，以形成一具有優(yōu)良導電性的精密的直通硅晶穿孔200。
[0052]直通硅晶穿孔200分別具有六導電插塞C2位于六孔洞V中。然而，導電插塞C2的個數(shù)非限于此，其可例如小于或大于六個。換言之，直通硅晶穿孔200可例如僅有一個導電插塞C2，且本發(fā)明的直通硅晶穿孔結構200及其制作工藝可應用于各種直通硅晶穿孔制作工藝中，例如一后鉆孔(via last)制作工藝等。以下將例舉出二種本發(fā)明的直通硅晶穿孔結構200及其制作工藝可應用的各種直通硅晶穿孔制作工藝，但本發(fā)明的應用范圍非限于此。
[0053]如圖11所示，在金屬內(nèi)連線后的后鉆孔制作工藝步驟，即先將一 MOS晶體管M形成于基底310上(如左圖所示)，并形成一層間介電層320以及一多層的內(nèi)連線結構340;然后，再由基底310的一正面S2形成一孔洞Vl于多層的內(nèi)連線結構340、層間介電層320以及基底310中，并形成一直通娃晶穿孔200 (如右圖所不)。
[0054]如圖12所示，在金氧半導體后及在金屬內(nèi)連線前的后鉆孔制作工藝步驟，亦即先完成一 MOS晶體管M等欲形成于基底410的半導體結構的制作(如左圖所示)；然后形成所需的一層間介電層420、一多層的內(nèi)連線結構440，接著薄化基底410，并由基底410的一背面S3，形成一孔洞V2穿過基底410及層間介電層420，并形成一直通硅晶穿孔200使與多層的內(nèi)連線結構440等金屬相連接(如右圖所示)。
[0055]綜上所述，本發(fā)明提出一種直通硅晶穿孔及其制作工藝，其在覆蓋并圖案化而形成一圖案化光致抗蝕劑之前，先填充一第一導電材料于一基底的一孔洞中。因此，可減少光致抗蝕劑填入孔洞的深度，以使光致抗蝕劑在圖案化時易于移除。較佳者，在形成第一導電材料之后所剩下的孔洞的深寬比小于3。
[0056]再者，形成圖案化光致抗蝕劑之后，填入一第二導電材料于孔洞中的第一導電材料上，形成一導電墊于第二導電材料上，接著移除圖案化光致抗蝕劑并再移除位于孔洞外的第一導電材料以形成導電插塞。由于位于孔洞外的第一導電材料以例如蝕刻的方法移除，因而導電插塞突出于基底的一上半部，其具有一頂部較一底部細。較佳者，以導電墊為一掩模蝕刻第一導電材料，因而頂部也較導電墊細。更佳者，導電墊與底部具有相同直徑，因此(特別是當鄰近的導電插塞彼此距離接近時，)可避免此些導電插塞彼此接觸而短路。更甚者，底部與位于孔洞中的各導電插塞的一下半部具有相同直徑，如此可形成具有優(yōu)良導電性的一精密的直通硅晶穿孔。
[0057]以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
【權利要求】
1.一種直通娃晶穿孔，包含: 基底，具有一孔洞，位于一面中； 導電插塞，設置于該孔洞中，且該導電插塞具有一上半部，突出于該面，其中該上半部具有一頂部以及一底部，且該頂部較該底部細。
2.如權利要求1所述的直通硅晶穿孔，其中該導電插塞包含銅。
3.如權利要求1所述的直通硅晶穿孔，其中該直通硅晶穿孔還包含一導電墊，位于該導電插塞上。
4.如權利要求3所述的直通硅晶穿孔，其中該導電墊包含鎳、錫或金。
5.如權利要求3所述的直通硅晶穿孔，其中該頂部較該導電墊細.
6.如權利要求3所述的直通硅晶穿孔，其中該導電墊與該底部具有相同直徑。
7.如權利要求1所述的直通硅晶穿孔，其中該底部與該孔洞中的該導電插塞的一下半部具有相同直徑。
8.如權利要求1所述的直通硅晶穿孔，其中該孔洞的深寬比介于3.5?10。
9.如權利要求1所述的直通硅晶穿孔，其中該孔洞的臨界尺寸(criticaldimens1n, CD)小于 18 微米(micrometer, μ m).
10.一種直通硅晶穿孔制作工藝，包含: 提供一基底，其具有一面； 自該基底的該面，形成一孔洞； 形成一第一導電材料覆蓋該孔洞以及該面； 形成一圖案化光致抗蝕劑覆蓋該面并暴露該孔洞； 形成一第二導電材料于暴露出的該第一導電材料上； 移除該圖案化光致抗蝕劑；以及 移除位于該面上的該第一導電材料以形成一導電插塞于該孔洞中。
11.如權利要求10所述的直通硅晶穿孔制作工藝，其中該導電插塞具有一上半部突出于該面，該上半部具有一頂部以及一底部，且該頂部較該底部細。
12.如權利要求10所述的直通硅晶穿孔制作工藝，其中該孔洞的深寬比介于3.5?10。
13.如權利要求10所述的直通硅晶穿孔制作工藝，其中該孔洞的臨界尺寸(criticaldimens1n, CD)小于 18 微米(micrometer, μ m).
14.如權利要求10所述的直通硅晶穿孔制作工藝，在形成該第一導電材料之前，還包含: 依序形成一阻障層以及一晶種層覆蓋該孔洞以及該面。
15.如權利要求10所述的直通硅晶穿孔制作工藝，其中該第一導電材料以及第二導電材料以電鍍形成。
16.如權利要求12所述的直通硅晶穿孔制作工藝，其中該第一導電材料形成至剩下的該孔洞的深寬比小于3。
17.如權利要求16所述的直通硅晶穿孔制作工藝，其中該第一導電材料形成至剩下的該孔洞的深寬比為2.5。
18.如權利要求10所述的直通硅晶穿孔制作工藝，在移除該第一導電材料之前，還包 含: 形成一導電墊于該第二導電材料上。
19.如權利要求18所述的直通硅晶穿孔制作工藝，其中移除該第一導電材以該導電墊作為一掩模。
20.如權利要求10所述的直通硅晶穿孔制作工藝，在形成該圖案化光致抗蝕劑之后，還包含: 進行一氧處理制作工藝。
【文檔編號】H01L23/535GK104183571SQ201310201230
【公開日】2014年12月3日 申請日期:2013年5月27日 優(yōu)先權日:2013年5月27日
【發(fā)明者】郭建利, 陳春宏, 林明哲, 林永昌 申請人:聯(lián)華電子股份有限公司