Cmos制造方法
【專利摘要】本發(fā)明公開了一種CMOS制造方法，包括；在襯底上NMOS區(qū)域和PMOS區(qū)域形成柵極堆疊結(jié)構(gòu)；在柵極堆疊結(jié)構(gòu)周圍形成柵極側(cè)墻；選擇性刻蝕PMOS區(qū)域襯底，在柵極側(cè)墻兩側(cè)形成源漏溝槽；在源漏溝槽中形成第一源漏抬升區(qū)；在襯底上NMOS區(qū)域和PMOS區(qū)域形成蓋層。依照本發(fā)明的CMOS制造方法，先選擇性刻蝕、外延生長PMOS抬升源漏，后全局選擇性外延生長NMOS抬升源漏，減少了工藝步驟，降低了成本，提高了器件的可靠性。
【專利說明】CMOS制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，特別是涉及一種CMOS器件源漏選擇性外延的集成方法。
【背景技術(shù)】
[0002]從90nm CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的應(yīng)力溝道工程(Strain Channel Engineering)起到了越來越重要的作用。多種單軸工藝誘致應(yīng)力被集成到器件工藝中去，也即在溝道方向引入壓應(yīng)力或拉應(yīng)力從而增強載流子遷移率，提高器件性能。例如，在90nm工藝中，采用嵌入式SiGe (e-SiGe)源漏或100晶向襯底并結(jié)合拉應(yīng)力蝕刻阻障層(tCESL)來提供pMOS器件中的壓應(yīng)力；在65nm工藝中，在90nm工藝基礎(chǔ)上進(jìn)一步采用第一代源漏極應(yīng)力記憶技術(shù)(SMTx1)，并采用了雙蝕刻阻障層；45nm工藝中，在之前基礎(chǔ)上采用了第二代源漏極應(yīng)力記憶技術(shù)(SMTx2)，采用e-SiGe技術(shù)結(jié)合單tCESL或雙CESL,并采用了應(yīng)力近臨技術(shù)(Stress ProximityTechnique, SPT)，此外還針對pMOS采用110面襯底而針對nMOS采用100面襯底；32nm之后，采用了第三代源漏極應(yīng)力記憶技術(shù)(SMTx3)，在之前基礎(chǔ)之上還選用了嵌入式SiC源漏來增強nMOS器件中的拉應(yīng)力。
[0003]另一方面，32nm以下工藝中，源漏接觸電阻在整個器件的電阻中所占比例越來越大，嚴(yán)重制約了器件性能提高。為了減小源漏接觸電阻，通常采取的方法是在源漏區(qū)上外延生長形成抬升的源漏區(qū)，或者在接觸區(qū)域形成金屬硅化物。具體應(yīng)用在前述應(yīng)力溝道工程的基礎(chǔ)上，不僅要對于PMOS區(qū)的源漏選擇性外延SiGe，還要對于NMOS區(qū)的源漏選擇性外延Si或者S1:C。這種NM0S、PM0S均外延抬升的制造方法通常是利用掩模或蓋帽層，先在其中一種MOSFET區(qū)域刻蝕形成源漏溝槽并選擇性外延形成一種材料的抬升源漏，隨后沉積第二掩?；蛏w帽層，再在另一種MOSFET區(qū)域刻蝕形成源漏溝槽并選擇性外延形成另一種材料的抬升源漏。此種制作方法利用兩次掩模分別刻蝕、外延，需要的工序復(fù)雜，成本較高、耗時較多，且容易帶來可靠性問題。

【發(fā)明內(nèi)容】

[0004]由上所述，本發(fā)明的目的在于提供一種能低成本、高效的源漏選擇性外延的CMOS制造方法。
[0005]為此，本發(fā)明提供了一種CMOS制造方法，包括:在襯底上NMOS區(qū)域和PMOS區(qū)域形成柵極堆疊結(jié)構(gòu)；在柵極堆疊結(jié)構(gòu)周圍形成柵極側(cè)墻；選擇性刻蝕PMOS區(qū)域襯底，在柵極側(cè)墻兩側(cè)形成源漏溝槽；在源漏溝槽中形成第一源漏抬升區(qū)；在襯底上NMOS區(qū)域和PMOS區(qū)域形成蓋層。
[0006]其中，柵極堆疊結(jié)構(gòu)是假柵極堆疊結(jié)構(gòu)，包括墊氧化層和假柵極材料層，假柵極材料層包括多晶硅、非晶硅、微晶硅、非晶鍺及其組合。
[0007]其中，選擇性外延生長以形成第一源漏抬升區(qū)和/或蓋層。[0008]其中，選擇性刻蝕PMOS區(qū)域襯底的步驟進(jìn)一步包括:在整個器件上形成保護(hù)層；選擇性刻蝕保護(hù)層，暴露PMOS區(qū)域的襯底；刻蝕PMOS區(qū)域暴露的襯底，形成源漏溝槽。
[0009]其中，源漏溝槽的剖面形態(tài)包括矩形、梯形、倒梯形、Σ形、D形、C形及其組合。
[0010]其中，蓋層也作為NMOS區(qū)域的第二源漏抬升區(qū)。
[0011]其中，蓋層包括S1、S1:C。
[0012]其中，第一源漏抬升區(qū)包括SiGe、SiGe:C。
[0013]其中，保護(hù)層包括氮化硅、氧化硅及其組合。
[0014]其中，形成第一源漏抬升區(qū)之后還包括去除保護(hù)層。
[0015]依照本發(fā)明的CMOS制造方法，先選擇性刻蝕、外延生長PMOS抬升源漏，后全局選擇性外延生長NMOS抬升源漏，減少了工藝步驟，降低了成本，提高了器件的可靠性。
【專利附圖】

【附圖說明】
[0016]以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中:
[0017]圖1至圖5為依照本發(fā)明的CMOS制造方法各步驟的剖面示意圖；以及
[0018]圖6為依照本發(fā)明的CMOS制造方法的示意性流程圖。
【具體實施方式】
[0019]以下參照附圖并結(jié)合示意性的實施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能低成本、高效的源漏選擇性外延的CMOS制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。
[0020]以下將結(jié)合圖6的流程圖并且參照圖1至圖5的剖面示意圖來詳細(xì)說明依照本發(fā)明的半導(dǎo)體器件制造方法各步驟。
[0021]如圖1所示，在襯底上形成(假)柵極堆疊結(jié)構(gòu)。提供襯底I。襯底I依照器件用途需要而合理選擇，可包括單晶體娃(Si)、絕緣體上娃(S0I)、單晶體鍺(Ge)、絕緣體上鍺(GeOI)、應(yīng)變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。優(yōu)選地，襯底I為體Si或SOI以便與CMOS工藝兼容而用于制作大規(guī)模集成電路。
[0022]在襯底I中形成淺溝槽隔離(STI) 2，例如先光刻/刻蝕襯底I形成淺溝槽然后采用LPCVD、PECVD等常規(guī)技術(shù)沉積絕緣隔離材料并CMP平坦化直至露出襯底1，形成STI 2，其中STI 2的填充材料可以是氧化物、氮化物、氮氧化物等常規(guī)絕緣材料，還可以是Biο.95La0.05NiO3>BiNiO3> Zrff2O8,Ag3 [Co (CN) 6]等具有超大(正 / 負(fù))熱膨脹系數(shù)的材料(100K的溫度下線性體積膨脹系數(shù)的絕對值大于10_4/K)以便通過應(yīng)力STI 2向溝道區(qū)施加應(yīng)力從而進(jìn)一步提高載流子遷移率。STI 2包圍的區(qū)域構(gòu)成有源區(qū)域，其中圖1中左側(cè)區(qū)域?qū)?yīng)于NMOS區(qū)域，右側(cè)區(qū)域?qū)?yīng)于PMOS區(qū)域。圖1中雖然NMOS區(qū)域與PMOS區(qū)域僅為一個且相鄰，實際上依照版圖設(shè)計需要，兩種MOSFET區(qū)域可以為多個，也可以不相鄰。
[0023]在整個晶片表面也即襯底I和STI 2表面依次沉積柵極絕緣層3和柵極材料層4，并刻蝕形成位于有源區(qū)域內(nèi)的柵極堆疊結(jié)構(gòu)(3/4)。在本發(fā)明一個實施例中，采用后柵工藝，因此柵極堆疊結(jié)構(gòu)是假柵極堆疊結(jié)構(gòu)，將在后續(xù)工藝中去除。因此柵極絕緣層3優(yōu)選為氧化硅的墊層；柵極材料層4是假柵極材料層，優(yōu)選為多晶硅、非晶硅、微晶硅、非晶鍺及其組合。
[0024]值得注意的是，除此之外，在本發(fā)明其他實施例中，可以采用前柵工藝，柵極堆疊結(jié)構(gòu)將在后續(xù)工藝中保留。因此柵極絕緣層3優(yōu)選為氧化硅、摻氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括選自Hf02、HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx,HfAlSiOx, HfLaSiOx的鉿基材料(其中，各材料依照多元金屬組分配比以及化學(xué)價不同，氧原子含量X可合理調(diào)整，例如可為I?6且不限于整數(shù))，或是包括選自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復(fù)合層；柵極材料層4則可為多晶硅、多晶鍺硅、或金屬，其中金屬可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物,柵極材料層4中還可摻雜有C、F、N、0、B、P、As等元素以調(diào)節(jié)功函數(shù)。柵極材料層4與柵極絕緣層3之間還優(yōu)選通過PVD、CVD、ALD等常規(guī)方法形成氮化物的阻擋層(未示出)，阻擋層材質(zhì)為 MxNy、MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 為 Ta、T1、Hf、Zr、Mo、W 或其它元素。更優(yōu)選地，柵極材料層4與阻擋層不僅采用上下疊置的復(fù)合層結(jié)構(gòu)，還可以采用混雜的注入摻雜層結(jié)構(gòu)，也即構(gòu)成柵極材料層4與阻擋層的材料同時沉積在柵極絕緣層3上，因此柵極導(dǎo)電層包括上述阻擋層的材料。
[0025]優(yōu)選地，在柵極材料層4之上還可以進(jìn)一步形成例如氮化硅等材質(zhì)的硬掩模層或者蓋帽層(未示出)，以在后續(xù)刻蝕過程中保護(hù)柵極堆疊結(jié)構(gòu)。優(yōu)選地，可以在形成柵極堆疊結(jié)構(gòu)之后，以此為掩模進(jìn)行離子注入，使得襯底相應(yīng)區(qū)域具有輕摻雜而構(gòu)成源漏擴(kuò)展區(qū)或者暈狀源漏摻雜區(qū)(未示出)。
[0026]如圖2所示，在(假)柵極堆疊結(jié)構(gòu)3/4周圍的襯底I上形成柵極側(cè)墻5，并且在整個器件上形成保護(hù)層6。采用PECVD、HDPCVD等常規(guī)沉積方法，在襯底1、柵極堆疊結(jié)構(gòu)3/4上沉積氮化硅、氮氧化硅、類金剛石無定形碳(DLC)等材質(zhì)的絕緣層，隨后光刻/刻蝕形成柵極側(cè)墻5。柵極側(cè)墻5用于限定稍后源漏區(qū)的位置。通過PECVD、HDPCVD等方法，在整個器件上沉積氮化硅等材質(zhì)的保護(hù)層6，覆蓋了 NMOS區(qū)域和PMOS區(qū)域中的襯底1、柵極堆疊結(jié)構(gòu)。
[0027]如圖3所示，選擇性刻蝕，在PMOS區(qū)域形成源漏溝槽?？涛g去除PMOS區(qū)域的部分保護(hù)層6以暴露PMOS區(qū)域的襯底，僅在NMOS區(qū)域留下部分保護(hù)層6。隨后采用TMAH濕法腐蝕或者氟基、氯基氣體等離子干法刻蝕，在PMOS區(qū)域形成源漏溝槽1T。源漏溝槽IT的剖面形態(tài)可以是矩形、梯形、倒梯形、Σ形(多段折線相連，朝向溝道區(qū)凹進(jìn)，也即溝槽中部的寬度要大于頂部和/或底部的寬度)、D形(1/2曲線，曲線包括圓、橢圓、雙曲線)、C形(大于1/2曲線，曲線包括圓、橢圓、雙曲線)。源漏溝槽IT的深度優(yōu)選地小于STI 2的厚度/深度。
[0028]如圖4所示，形成第一抬升源漏區(qū)1P。通過CVD、UHVCVD, HDPCVD, MBE、ALD、熱分解等方法選擇性外延生長，在PMOS區(qū)域的源漏溝槽中形成第一抬升源漏區(qū)1P，其頂部優(yōu)選地高于襯底I頂部，其材質(zhì)例如是適用于PMOS的SiGe、SiGe:C。優(yōu)選地，可以在外延生長同時原位摻雜、或者外延生長之后執(zhí)行離子注入，形成重?fù)诫s源漏區(qū)(未示出)，對于PMOS而言摻雜硼B(yǎng)、鋁Al、鎵Ga、銦In等。該抬升源漏區(qū)IP可以有效降低PMOS區(qū)域的源漏接觸電阻，此外還可以向PMOS溝道區(qū)施加應(yīng)力，增大載流子遷移率。
[0029]如圖5所示，去除保護(hù)層6，在NMOS區(qū)域和PMOS區(qū)域同時形成蓋層。通過濕法腐蝕和/或干法刻蝕，去除NMOS區(qū)域剩余的保護(hù)層6。隨后，在WOS和PMOS的有源區(qū)上同時執(zhí)行全局選擇性外延，通過PECVD、HDPCVD、MBE、ALD、熱分解等方法選擇性外延生長，在柵極堆疊結(jié)構(gòu)兩側(cè)的襯底I以及第一抬升源漏區(qū)IP上形成蓋層7，其材質(zhì)例如是適用于NMOS的Si或者S1:C。該蓋層7在NMOS區(qū)域也可以作為第二抬升源漏區(qū)IN。優(yōu)選地，可以在外延生長同時原位摻雜、或者外延生長之后執(zhí)行離子注入，形成重?fù)诫s源漏區(qū)(未示出)，對于NMOS而言可以摻雜磷P、砷As、銻Sb等。在NMOS區(qū)域，該蓋層7/抬升源漏區(qū)IN可以有效降低NMOS區(qū)域的源漏接觸電阻，此外還可以向NMOS溝道區(qū)施加應(yīng)力，增大載流子遷移率。
[0030]此后，可以執(zhí)行后續(xù)工藝，例如沉積低k材料的層間介質(zhì)層(ILD，未示出)，刻蝕ILD形成源漏接觸孔直至暴露抬升源漏區(qū)1N/1P，在源漏接觸孔中形成金屬硅化物，沉積金屬填充形成源漏接觸塞，最終完成器件制造。對于后柵工藝而言，可以在形成ILD之后，去除假柵極堆疊形成柵極溝槽，在柵極溝槽中沉積高k材料的柵極絕緣層和金屬材料的柵極導(dǎo)電層構(gòu)成的最終柵極堆疊結(jié)構(gòu)，然后再執(zhí)行后續(xù)的工藝。
[0031]此外，雖然本發(fā)明附圖中僅顯示了平面溝道的CMOS示意圖，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)知曉的是本發(fā)明也可應(yīng)用于其他器件結(jié)構(gòu)，例如立體多柵、垂直溝道、納米線器件等。
[0032]依照本發(fā)明的CMOS制造方法，先選擇性刻蝕、外延生長PMOS抬升源漏，后全局選擇性外延生長NMOS抬升源漏，減少了工藝步驟，降低了成本，提高了器件的可靠性。
[0033]盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
【權(quán)利要求】
1.一種CMOS制造方法，包括: 在襯底上NMOS區(qū)域和PMOS區(qū)域形成柵極堆疊結(jié)構(gòu)； 在柵極堆疊結(jié)構(gòu)周圍形成柵極側(cè)墻； 選擇性刻蝕PMOS區(qū)域襯底，在柵極側(cè)墻兩側(cè)形成源漏溝槽； 在源漏溝槽中形成第一源漏抬升區(qū)； 在襯底上NMOS區(qū)域和PMOS區(qū)域形成蓋層。
2.如權(quán)利要求1的方法，其中，柵極堆疊結(jié)構(gòu)是假柵極堆疊結(jié)構(gòu)，包括墊氧化層和假柵極材料層，假柵極材料層包括多晶硅、非晶硅、微晶硅、非晶鍺及其組合。
3.如權(quán)利要求1的方法，其中，選擇性外延生長以形成第一源漏抬升區(qū)和/或蓋層。
4.如權(quán)利要求1的方法,其中,選擇性刻蝕PMOS區(qū)域襯底的步驟進(jìn)一步包括: 在整個器件上形成保護(hù)層； 選擇性刻蝕保護(hù)層，暴露PMOS區(qū)域的襯底； 刻蝕PMOS區(qū)域暴露的襯底，形成源漏溝槽。
5.如權(quán)利要求1的方法，其中，源漏溝槽的剖面形態(tài)包括矩形、梯形、倒梯形、Σ形、D形、C形及其組合。
6.如權(quán)利要求1的方法，其中，蓋層也作為NMOS區(qū)域的第二源漏抬升區(qū)。
7.如權(quán)利要求1的方法，其中，蓋層包括S1、S1:C。
8.如權(quán)利要求1的方法，其中，第一源漏抬升區(qū)包括SiGe、SiGe:C。
9.如權(quán)利要求4的方法，其中，保護(hù)層包括氮化硅、氧化硅及其組合。
10.如權(quán)利要求4的方法，其中，形成第一源漏抬升區(qū)之后還包括去除保護(hù)層。
【文檔編號】H01L21/8238GK103779276SQ201210395581
【公開日】2014年5月7日 申請日期:2012年10月17日 優(yōu)先權(quán)日:2012年10月17日
【發(fā)明者】殷華湘, 閆江, 陳大鵬 申請人:中國科學(xué)院微電子研究所