一種具有垂直導電溝道的半導體裝置及其制備方法
【專利摘要】本發(fā)明公開了一種具有垂直導電溝道和增強耐壓能力的半導體裝置；本發(fā)明的半導體裝置，為垂直型結(jié)構(gòu)器件；本發(fā)明的半導體裝置，具有垂直方向的導電溝道，電子由源極出發(fā)，流經(jīng)水平溝道，并通過垂直深槽側(cè)壁的溝道導通層強制轉(zhuǎn)為垂直方向，通過器件底部的漂移區(qū)進入漏極；相對于傳統(tǒng)的水平溝道的平面型HEMT器件，本發(fā)明的半導體裝置不僅有著更為優(yōu)異的單位面積的電流導通能力，能夠有效降低器件的比導通電阻Ron-sp，而且本裝置能夠充分利用漂移區(qū)長度耐壓，消除了傳統(tǒng)橫向器件的二維表面場優(yōu)化的固有問題。
【專利說明】 一種具有垂直導電溝道的半導體裝置及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種具有垂直溝道的半導體裝置，本發(fā)明還涉及一種具有垂直溝道的半導體裝置的制備方法，本發(fā)明的半導體裝置主要應用于功率集成電路。
【背景技術(shù)】
[0002]II1-V族氮化物半導體器件是下一代功率半導體器件的優(yōu)秀代表。II1-V族氮化物半導體材料具有相對第一代硅功率半導體材料更優(yōu)秀的電流導通和電壓阻斷能力，可以實現(xiàn)非常低的導通電阻和快速切換時間。因此適合在半導體功率集成方向的應用。
[0003]傳統(tǒng)的II1-V族氮化物半導體器件HEMT的源極電極和漏極電極處在同一個平面中，其電流路徑為水平方向。由于其承擔耐壓的漂移區(qū)為水平方向，因此需要設計足夠長度的柵極電極和漏極電極間的漂移區(qū)長度來承受耐壓。因此，這將不可避免地導致相對較高的器件比導通電阻，增加器件靜態(tài)與動態(tài)的功率損耗。本發(fā)明中提出的一種具有垂直溝道的HEMT器件，可以有效解決平面型HEMT所帶來的問題，通過設置垂直溝道和導電襯底，使器件工作的電流路徑由平面型HEMT中的水平方向變成垂直方向。該結(jié)構(gòu)不僅可以有效提升器件單位面積的電流導通能力，而且垂直型型結(jié)構(gòu)使其與傳統(tǒng)硅材料的垂直型分立型器件的工藝兼容成為可能。
【發(fā)明內(nèi)容】
[0004]本發(fā)明提出一種具有垂直溝道的半導體裝置，其特征在于，通過RIE(ReactiVe1n Etching)對溝道導通層的半導體材料進行深槽刻蝕，并通過在深槽側(cè)壁和底部進行溝道勢壘層的沉積，使得器件原本的水平溝道的2DEG導電溝道在器件深槽側(cè)壁處轉(zhuǎn)為垂直方向，經(jīng)過垂直方向的漂移層，最終到達位于器件底部的漏極電極。
[0005]本發(fā)明提出一種具有垂直溝道的半導體裝置，其特征在于，包括N型摻雜的漂移層，為沿著垂直溝道流出的2DEG提供有效的通往器件底部漏極電極的導電通道，在N型漂移層中，設置有兩塊P型摻雜的漂移層區(qū)域，其作用在于:在正向工作時阻止電子不沿著2DEG溝道，而直接經(jīng)由源極電極進入漏極電極；反向阻斷時，能夠有效夾斷電流通道，一同與漂移區(qū)承擔高壓。
【專利附圖】
【附圖說明】
[0006]圖1為實施本發(fā)明的一種半導體裝置的第一步工藝截面圖
[0007]圖2為實施本發(fā)明的一種半導體裝置的第二步工藝截面圖
[0008]圖3為實施本發(fā)明的一種半導體裝置的第三步工藝截面圖
[0009]圖4為實施本發(fā)明的一種半導體裝置的第四步工藝截面圖
[0010]圖5為本發(fā)明的一種半導體裝置的截面圖
[0011]圖6為本發(fā)明的一種半導體裝置的截面圖
[0012]I IN+GaN基板(導電性基板)[0013]12NTaN 漂移層
[0014]13P-GaN 阻擋層
[0015]14 UID GaN 層
[0016]15水平 UID AlGaN 層
[0017]162DEG 層
[0018]17RIE 深槽
[0019]18垂直 UIDAlxGal-xN 層
[0020]19深槽柵極電極
[0021]20水平柵極電極
[0022]21SiN 絕緣層
【具體實施方式】
[0023]實施例1
[0024]圖5為為本發(fā)明的一種具有垂直溝道的半導體裝置截面圖，下面結(jié)合圖5詳細說明本發(fā)明的半導體裝置。
[0025]一種具有垂直溝道的半導體裝置，包括:襯底層11，為N導電類型II1-V族半導體材料，N型材料的摻雜濃度范圍為[Iel5/Cm3，le20/Cm3];在襯底層11上表面為漂移層12，為N導電類型II1-V族半導體材料，其摻雜濃度低于襯底層11，N型材料的摻雜濃度范圍為[lel3/cm3, lel9/cm3];在漂移層12上表面為兩塊阻擋層13，為P導電類型II1-V族半導體材料，其摻雜濃度范圍為[Iel5/Cm3，le20/Cm3]，兩塊阻擋層13之間保留一定寬度的漂移層12 ;位于阻擋層13上表面的為溝道導通層14，為WD類型的II1-V族半導體材料，該層中央為RIE刻蝕形成的深槽，形成了深槽兩側(cè)和底部的接觸面位置的2DEG導電溝道15 ;位于溝道導通層14上表面的是溝道勢壘層16，為UID類型的II1-V族半導體材料，該層材料具有相對溝道導通層14中的II1-V族半導體材料更大的禁帶寬度，溝道勢壘層16覆蓋整個溝道導通層，包括水平方向和深槽的側(cè)壁以及底部的所有位置；溝道勢壘層16包圍的位于深槽中心的是柵極電極19，其可以擁有在溝道勢壘層16水平表面方向的一定長度的延伸。
[0026]其制作工藝包括如下步驟:
[0027]第一步，如圖1所示，在具有層11,12,13,14的外延上通過RIE(Reactive 1nEtching)形成深入溝道導通層的垂直深槽結(jié)構(gòu)17 ；
[0028]第二步，如圖2所示，表面沉積形成溝道勢壘層16，其工藝包括水平表面沉積和深槽側(cè)壁的垂直表面沉積；
[0029]第三步，如圖3所示，淀積金屬20，反刻蝕金屬20，為器件引出電極，如圖4所示；
[0030]圖5為本發(fā)明的一種具有垂直溝道的半導體裝置剖面圖，其結(jié)構(gòu)在圖4的基礎上在半導體裝置的柵極電極位置增加了在溝道勢壘層16水平表面方向的一定長度的延伸；
[0031]實施例2
[0032]圖6為本發(fā)明的一種具有垂直溝道的半導體裝置截面圖，下面結(jié)合圖6詳細說明本發(fā)明的半導體裝置。
[0033]一種具有垂直溝道的半導體裝置，包括:襯底層11，為N導電類型II1-V族半導體材料，N型材料的摻雜濃 度范圍為[Iel5/Cm3，le20/Cm3];在襯底層11上表面為漂移層12，為N導電類型II1-V族半導體材料，其摻雜濃度低于襯底層11，N型材料的摻雜濃度范圍為[Iel3/cm3,lel9/cm3];在漂移層12上表面為兩塊阻擋層13，為P導電類型II1-V族半導體材料，其摻雜濃度范圍為[Iel5/Cm3，le20/Cm3]，兩塊阻擋層13之間保留一定寬度的漂移層12 ;位于阻擋層13上表面的為溝道導通層14，為UID類型的II1-V族半導體材料，該層中央為RIE刻蝕形成的深槽，形成了深槽兩側(cè)和底部的接觸面位置的2DEG導電溝道15 ;位于溝道導通層14上表面的是溝道勢壘層16，為UID類型的II1-V族半導體材料，該層材料具有相對溝道導通層14中的II1-V族半導體材料更大的禁帶寬度，溝道勢壘層16覆蓋整個溝道導通層，包括水平方向和深槽的側(cè)壁以及底部的所有位置；在溝道勢壘層16表面(包括深槽側(cè)壁，底部以及水平溝道的部分溝道勢壘層)是鈍化層21，該層為絕緣材料；鈍化層21上表面為柵極金屬20，其可以擁有在絕緣層21的水平表面方向的一定長度的延伸。
[0034]其制作工藝包括如下步驟:
[0035]第一步，如圖1所示，在具有層11,12,13,14的外延上通過RIE(Reactive 1nEtching)形成深入溝道導通層的垂直深槽結(jié)構(gòu)17 ；
[0036]第二步，如圖2所示，表面沉積形成溝道勢壘層16，其工藝包括水平表面沉積和深槽側(cè)壁的垂直表面沉積；
[0037]第三步，通過高溫CVD方法在溝道勢壘層上表面進行絕緣鈍化層的淀積，其工藝包括水平表面成績和深槽側(cè)壁的垂直表面沉積；
[0038]第四步，淀積金屬20，反刻蝕金屬20，為器件引出電極，如圖6所示。
[0039]通過上述實例闡述了本發(fā)明，同時也可以采用其它實例實現(xiàn)本發(fā)明，本發(fā)明不局限于上述具體實例，因此本發(fā)明由所附權(quán)利要求范圍限定。
【權(quán)利要求】
1.一種垂直型的半導體裝置，其特征: 柵極電極； 源極電極和漏極電極； 一系列III族氮化物層，其形成具有與所述源極電極，漏極電極形成歐姆接觸，柵極電極形成肖特基接觸的N面堆疊。
2.如權(quán)利要求1所述的器件，其中，所述最上層是其中在器件的接入?yún)^(qū)中形成2DEG的溝道勢壘層。
3.如權(quán)利要求1所述的器件，其中，所述溝道勢壘層下方是器件形成2DEG的溝道導通層。
4.如權(quán)利要求1所述的器件，其中，所述柵極電極存在垂直方向的深槽結(jié)構(gòu)。
5.如權(quán)利要求1所述的器件，其中，所述柵極電極周圍可以存在起到絕緣作用的鈍化層。
6.如權(quán)利要求4所述的器件，其中，所述深槽結(jié)構(gòu)被形成2DEG的溝道勢壘層所包圍。
7.如權(quán)利要求5所述的器件，其中，所述深槽結(jié)構(gòu)周圍的溝道勢壘層被溝道導通層所包圍。
8.如權(quán)利要求3所述的器件，其中，所述溝道導通層為具有一定禁帶寬度的II1-V族半導體材料。
9.如權(quán)利要求4所述的器件，其中，所述溝道勢壘層為具有相對溝道導通層較寬的禁帶寬度的II1-V族半導體材料。
10.如權(quán)利要求1所述的器件，其中所述溝道的柵極區(qū)域存在著不施加所述柵極電壓的情況下的2DEG，并且所述器件是耗盡模式器件。
11.如權(quán)利要求4所述的器件，其中所述柵極溝槽可以存在或?qū)捇蛘乃奖砻鏈系绖輭緦由系母采w層延伸。
12.如權(quán)利要求1所述的器件，其中所述溝道導通層下方為具有一定禁帶寬度的II1-V族半導體材料的外延層。
13.如權(quán)利要求11所述的器件，其中所述外延層中存在著具有少子摻雜的一定禁帶寬度的II1-V族半導體材料阻擋層。
14.如權(quán)利要求1所述的器件，其中所述器件具有位于器件底部的漏極電極。
15.如權(quán)利要求1所述的器件，其中所述器件存在著所述漏極電極上方的多子摻雜的II1-V族半導體材料接入層。
【文檔編號】H01L29/10GK103730490SQ201210391026
【公開日】2014年4月16日 申請日期:2012年10月16日 優(yōu)先權(quán)日:2012年10月16日
【發(fā)明者】謝剛, 湯岑, 郭清, 汪濤, 崔京京, 盛況 申請人:浙江大學蘇州工業(yè)技術(shù)研究院