專利名稱：半導(dǎo)體裝置和層疊式半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，更具體而言涉及ー種具有TSV(穿通硅通孔)的半導(dǎo)體裝置。
背景技術(shù)：
在大多數(shù)電子系統(tǒng)中用作存儲裝置的半導(dǎo)體存儲器的容量與速度已穩(wěn)定提高。已作出多種嘗試以將提高了容量的存儲器安裝在更小的面積內(nèi)并有效地驅(qū)動存儲器。為了改善半導(dǎo)體存儲器的集成度，采用了層疊有多個存儲芯片的三維(3D)布局來取代現(xiàn)有的ニ維(2D)布局。隨著存儲器趨向更高的集成度和更高的容量，將會越來越多地使用3D布局以增加半導(dǎo)體存儲器件的容量并減小半導(dǎo)體存儲器件的尺寸。在3D布局結(jié)構(gòu)中已使用穿通娃通孔(TSV)型。已米用TSV型作為用于克服由于與模塊上的控制器的距離所導(dǎo)致的傳輸速度惡化、數(shù)據(jù)帶寬不足、以及由于封裝中的變化而造成的傳輸速率惡化的替代方案。在TSV型中，路徑被定義成貫穿多個存儲芯片，且在所述路徑中形成有電極，使得各個存儲芯片與控制器能夠彼此通信。在采用TSV型的層疊式半導(dǎo)體存儲裝置中，不需要在SIP型或POP型中所使用的引線、子封裝和封裝球，而是以具有貫穿多個存儲芯片的路徑的方式將電極直接連接在控制器之上。在貫穿多個存儲芯片的路徑之間形成有凸塊，以將所述多個存儲芯片彼此電連接以及電連接至控制器。圖I是說明在半導(dǎo)體器件中形成TSV時可能出現(xiàn)的加工錯誤的示意性截面圖。圖I不出用于形成TSV的金屬層10、電介質(zhì)層20和晶片層30。盡管圖I未示出，但連接層(未示出)可以電連接至金屬層10的上端和下端。連接層由用于將TSV與另ー個TSV或控制器連接的導(dǎo)電物質(zhì)形成。通常，連接層由凸塊構(gòu)成。圖I的(a)示出TSV正常形成在半導(dǎo)體芯片中的情況。參見圖I的(a)，路徑被定義成貫穿晶片層30，在所述路徑中正常地形成了由金屬性物質(zhì)制成的金屬層10。在TSV中，為了將金屬層10與晶片層30彼此隔離開，在金屬層10與晶片層30之間形成諸如氧化物的電介質(zhì)層20。圖I的(b)和(C)示出金屬層10異常地形成在被電介質(zhì)層20包圍的路徑中的情況。如果用于形成TSV的エ藝條件發(fā)生變化，則在將金屬層10填充在被電介質(zhì)層20包圍的路徑中的過程期間可能異常地形成金屬層10。在金屬層10形成具有如圖I的(b)所示的開放式間隙的情況下，在電極el與電極e2之間不會產(chǎn)生電流路徑。因此，如圖I的(b)所形成的TSV不能傳送信號。在金屬層10形成具有如圖I的(C)所示的空隙式間隙的情況下，雖然在電極e3與電極e4之間產(chǎn)生電流路徑，但電流路徑由于所述空隙式間隙的存在而具有大的電阻值。因此，如圖I的(C)所形成的TSV不能穩(wěn)定地傳送信號。圖2是說明在連接形成具有TSV的芯片時可能出現(xiàn)的加工錯誤的示意性截面圖。參見圖2，形成有三個TSV的第一芯片201和第二芯片202彼此連接。凸塊203形成在各個芯片201和202的TSV的兩端以與TSV電連接。
圖2的(d)示出要與TSV連接的凸塊正常地形成以使第一芯片201的TSV和第二芯片202的TSV彼此正常連接的情況。參見圖2的(d)，示出了與第一芯片201的TSV連接的凸塊203-1以及與第二芯片202的TSV連接的凸塊203-2彼此正常連接。因此，如圖2的(d)所示形成的第一芯片201的TSV和第二芯片202的TSV彼此電連接，且能夠彼此正常通信。圖2的(e)和(f)示出與TSV連接的凸塊異常地形成使得出現(xiàn)加工錯誤。參見圖2的(e)，與第二芯片202的TSV連接的凸塊203-4由于移位而異常地形成。因此，與第一芯片201的TSV連接的凸塊203-3以及與第二芯片202的TSV連接的凸塊203-4可能未彼此電連接，或者即使它們彼此電連接，也由于來自偏移的凸塊203-3和203-4的高電阻而使它們無法正常地實施信號通信。參見圖2的(f)，示出了在第二芯片202的TSV上未形成凸塊。因此，由于與第一芯片201的TSV連接的凸塊203-5無法與第二芯片202的TSV電連接，因此無法實施信號通信。如從圖I和圖2可以看出，在半導(dǎo)體芯片中形成TSV的過程中或在將形成具有TSV的多個芯片彼此連接的過程中可能造成加工錯誤。如果對在半導(dǎo)體芯片中形成TSV的過程中或在將形成具有TSV的多個芯片彼此連接的過程中出現(xiàn)加工錯誤的產(chǎn)品繼續(xù)執(zhí)行后續(xù)的エ藝，則制造良品率會降低，生產(chǎn)率惡化，且導(dǎo)致額外的成本。

發(fā)明內(nèi)容
本發(fā)明提供ー種能夠檢查TSV是否正常形成的半導(dǎo)體裝置。本發(fā)明提供ー種能夠檢查具有TSV的多個芯片是否正常連接的層疊式半導(dǎo)體裝置。在本發(fā)明的一個實施例中，一種半導(dǎo)體裝置包括TSV，所述TSV被形成為與另一芯片電連接；以及TSV測試單元，所述TSV測試單元被配置成檢查所述TSV的電容分量以產(chǎn)生TSV異常信號。在本發(fā)明的另ー個實施例中，一種層疊式半導(dǎo)體裝置包括第一芯片，所述第一芯片具有連接在第一節(jié)點與第二節(jié)點之間的第一 TSV ;第二芯片，所述第二芯片具有連接在第三節(jié)點與第四節(jié)點之間的第二 TSV;以及連接単元，所述連接単元被配置成將第二節(jié)點與第三節(jié)點彼此電連接。所述第一芯片包括第一 TSV測試單元，所述第一 TSV測試單元被配置成在單TSV測試模式下檢查第一 TSV的電容值且產(chǎn)生第一單測試結(jié)果，以及在層疊TSV測試模式下將電源電壓供應(yīng)給第一節(jié)點。第二芯片包括第二 TSV測試單元，所述第二 TSV測試單元被配置成在單TSV測試模式下檢查第二 TSV的電容值且產(chǎn)生第二單測試結(jié)果，以及在層疊TSV測試模式下將第三節(jié)點與第五節(jié)點彼此電連接。


結(jié)合附圖描述本發(fā)明的特征、方面以及實施例圖I是說明在半導(dǎo)體器件中形成TSV時可能出現(xiàn)的加工錯誤的示意性截面圖；圖2是說明在連接形成具有TSV的芯片時可能出現(xiàn)的加工錯誤的示意性截面圖；圖3是說明根據(jù)本發(fā)明的一個實施例的示例性半導(dǎo)體裝置的示意圖；
圖4是說明圖3所示的半導(dǎo)體裝置的示例性操作原理的詳細(xì)電路圖；圖5是說明圖4所示的TSV測試單元的操作的時序圖；圖6是說明圖3和圖4所示的輸出單元的一個示例性實施例的電路圖；圖7是說明根據(jù)本發(fā)明的另ー個實施例的示例性層疊式半導(dǎo)體裝置的示意圖；圖8是說明圖7所示的第一 TSV測試單元的一個示例實施例的框圖；圖9是說明圖7和圖8所示的第一 TSV測試單元的一個示例實施例的電路圖；圖10是說明圖7所示的第二 TSV測試單元的一個示例實施例的框圖；圖11是說明圖7和圖10所示的第二 TSV測試單元的一個示例實施例的電路圖；圖12是說明圖7所示的第一芯片的ー個示例實施例的框圖；圖13是說明圖12所示的輸出單元的一個示例實施例的電路圖；圖14是說明圖7所示的第二芯片的ー個示例實施例的框圖；圖15是說明圖14所示的控制單元的一個示例實施例的電路圖；以及圖16是說明能夠如圖7所示的第一 TSV測試單元來操作以及如圖7所示的第二TSV測試單元來操作的示例性半導(dǎo)體裝置的電路圖。
具體實施例方式下面將參照附圖通過示例性實施例說明根據(jù)本發(fā)明的半導(dǎo)體裝置和層疊式半導(dǎo)體裝置。將對激活的信號和去激活的信號做各種標(biāo)記。在正邏輯中，激活的信號表示信號被斷言(assert)到高電壓電平，而去激活的信號表示信號被去斷言(deassert)到低電壓電平。同樣地，在負(fù)邏輯中，激活的信號表示信號被斷言到低電壓電平，而去激活的信號表示信號被去斷言到高電壓電平。然而，本發(fā)明并非受限于此種方式。術(shù)語“激活”和“去激活”必須在所要說明的電路的背景下做解釋。圖3是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體裝置的示意圖。圖3所示的半導(dǎo)體裝置I包括穿通硅通孔(TSV) 301和TSV測試單元302。TSV 301可以包括被形成為與另一個芯片電連接的TSV(例如圖I的電極部分10)。TSV測試單元302被配置成檢查TSV 301的電容分量，并且產(chǎn)生TSV異常信號TWR。在圖I所示的TSV中，被電介質(zhì)層20包圍的電極部分10具有電容分量。此外，在圖I所示的TSV中，電極部件10所占據(jù)的體積在情況(a)、(b)和(C)中彼此不同。由金屬性物質(zhì)制成的電極部分10所占據(jù)的體積彼此不同意味著電極部分10的電容分量彼此不同。由于在情況(b)和(C)中電極部分10的體積小于在情況(a)中電極部分10的體積，因此在情況(b)和(c)中TSV的電容值小于在情況(a)中TSV的電容值。在根據(jù)本發(fā)明的一個實施例的半導(dǎo)體裝置I中，利用此原理使得可以通過檢查TSV301的電容分量來檢查TSV 301的異常。例如，半導(dǎo)體裝置I可以檢查TSV 301的電容值是否等于或大于預(yù)定值，并且可以輸出TSV異常信號TWR以指示TSV 301是否正常形成或TSV 301是否適合通信。 根據(jù)本發(fā)明的本實施例的半導(dǎo)體裝置I可以被配置成還包括輸出單元303。輸出單元303被配置成接收和鎖存由分配給多個TSV 301和301_1的多個TSV測試單元302和302-1輸出的多個TSV異常信號TWR和TWR-I，且響應(yīng)于時鐘信號CLK來串行地輸出所述多個TSV異常信號TWR和TWR-I作為輸出信號OUT?？梢耘渲贸墒沟幂敵鰡卧?03的輸出信號OUT經(jīng)由預(yù)定的焊盤304輸出至外部器件，其中所述外部器件可以位于被測試的單個芯片或?qū)盈B式芯片的外部。在輸出信號OUT可以經(jīng)由預(yù)定的焊盤304輸出到外部的情況下，半導(dǎo)體裝置制造者可以通過檢查輸出信號OUT來檢查在相應(yīng)的芯片中是否發(fā)生異常，然后可以判定是否執(zhí)行后續(xù)エ藝。因此，由于可以不用對故障的芯片執(zhí)行不需要的エ藝，因此可以降低半導(dǎo)體裝置的制造成本，提高生產(chǎn)率。圖4是說明圖3所示的半導(dǎo)體裝置I的示例性操作原理的詳細(xì)電路圖。從圖3可以看出，半導(dǎo)體裝置I包括TSV 301、TSV測試單元302、以及輸出單元303。圖4所示的半導(dǎo)體裝置I以包括三個TSV 301、301_1和301-2、三個TSV測試單元302,302-1和302-2、以及ー個輸出單元303為例，但不限制于此。半導(dǎo)體裝置I被配置成檢查TSV 301、301_1和301-2的電容分量。在圖4中，電容分量401示出為電容器元件。為了避免重復(fù)說明，將代表性地說明TSV 301和TSV測試單元302。TSV測試單元302可以包括充電節(jié)點供應(yīng)部402和測試結(jié)果檢查部403。充電節(jié)點供應(yīng)部402被配置成響應(yīng)于測試脈沖TWP而將充電節(jié)點404充電。充電節(jié)點404與TSV 301電連接，且具有TSV 301的電容分量401。測試結(jié)果檢查部403被配置成根據(jù)充電節(jié)點404的電壓電平來產(chǎn)生TSV異常信號TWR。圖4所示的半導(dǎo)體裝置I通過經(jīng)由充電節(jié)點供應(yīng)部402將具有TSV 301的電容分量401的充電節(jié)點404執(zhí)行充電操作來改變充電節(jié)點404的電壓電平。如果由充電節(jié)點供應(yīng)部402傳送至充電節(jié)點404的電荷量是恒定的，則充電節(jié)點404的電壓電平將根據(jù)電容分量401的值而改變。因此，根據(jù)本發(fā)明的實施例的半導(dǎo)體裝置I可以通過檢查充電節(jié)點404的電壓電平來檢查電容分量401的值。另外，半導(dǎo)體裝置I可以通過經(jīng)由測試結(jié)果檢查部403檢查充電節(jié)點404的電壓電平來檢查電容分量401的值是否正常。充電節(jié)點供應(yīng)部402可以包括PMOS晶體管405。PMOS晶體管405連接在電源電壓VDD與充電節(jié)點404之間，且經(jīng)由柵極端子接收測試脈沖TWP。如果測試脈沖TWP被激活為低電平，則PMOS晶體管405導(dǎo)通，且形成從電源電壓VDD至充電節(jié)點404的電流路徑。因此，PMOS晶體管405可以將充電節(jié)點404充電。測試脈沖TWP可以被配置成是具有預(yù)定脈沖寬度的脈沖信號。根據(jù)本發(fā)明的實施例的半導(dǎo)體裝置I可以通過將恒定的電荷量供應(yīng)至充電節(jié)點404且檢測充電節(jié)點404的電壓電平中的變化來檢查電容分量401的值。測試脈沖TWP可以被配置成是具有預(yù)定脈沖寬度的脈沖信號，以將恒定的電荷量供應(yīng)至充電節(jié)點404。測試結(jié)果檢查部403可以包括判定節(jié)點吸收級406和信號輸出級407。判定節(jié)點吸收級406被配置成根據(jù)充電節(jié)點404的電壓電平而將判定節(jié)點410放電。判定節(jié)點吸收級406可以包括NMOS晶體管408。NMOS晶體管408連接在判定節(jié)點410與接地電壓VSS之間，且NMOS晶體管408的柵極端子連接至充電節(jié)點404。NMOS晶體管408根據(jù)充電節(jié)點404的電壓電平而導(dǎo)通，且用于在導(dǎo)通時將判定節(jié)點410放電。如果充電節(jié)點404的電壓電平增加，則NMOS晶體管408所能夠?qū)⑴卸ü?jié)點410放電的程度増加。信號輸出級407被配置成輸出判定節(jié)點410的電壓電平作為TSV異常信號TWR。信號輸出級407可以包括本領(lǐng)域公知的輸出驅(qū)動器。另外，信號輸出級407可以包括與判定節(jié)點410電連接的鎖存電路。如果信號輸出級407被配置成包括用于鎖存判定節(jié)點410的鎖存電路，則隨著判定節(jié)點410的電壓電平降低到較低的電壓，信號輸出級407的輸出將在判定節(jié)點410變?yōu)樽銐虻偷碾妷簳r變成高電平。如果沒有從充電節(jié)點404而來的來自判定節(jié)點吸收級406的足夠的電壓，則信號輸出級407的輸出可以保持在低電平。這可以對應(yīng)于當(dāng)TSV為正常且具有高電容的情況，由此緩慢地對充電節(jié)點404充電。相反地，當(dāng)TSV具有缺陷使得TSV具有低電容時，充電節(jié)點404將更快地充電，且判定節(jié)點410可以下降到足夠低的電壓，使得信號輸出級407的輸出成為高電平。高電平將指示被測試的TSV有缺陷。以下說明被配置成通過將判定節(jié)點吸收級406的放電程度與鎖存電路的鎖存程度進(jìn)行比較來產(chǎn)生TSV異常信號TWR的信號輸出級407所提供的優(yōu)點。首先，可以將TSV異常信號TWR的電壓電平產(chǎn)生為有利于區(qū)分邏輯值。如果TSV異常信號TWR的電平短暫地由邏輯高電平變?yōu)檫壿嫷碗娖交蚍粗瑒t能夠以有利的方式實施對TSV異常信號TWR的邏輯值的區(qū)分。 其次，通過改變鎖存電路的設(shè)計值，可以判定TSV異常信號TWR的邏輯值在TSV301的電容分量401的哪個邏輯值處發(fā)生改變。由于判定節(jié)點吸收級406的放電程度是根據(jù)TSV 301的電容分量401值決定的，因此可以通過改變鎖存電路的設(shè)計值、即鎖存電路的鎖存程度來決定TSV 301的電容分量401的正常標(biāo)準(zhǔn)。用于這種設(shè)置的信號輸出級407可以包括圖4所示的鎖存電路409。
鎖存電路409可以與判定節(jié)點410電連接，并且鎖存判定節(jié)點410的電壓電平。鎖存電路409的輸出信號可以被輸出作為TSV異常信號TWR。測試結(jié)果檢查部403還可以包括判定節(jié)點初始化級411。判定節(jié)點初始化級411被配置成將判定節(jié)點410的電壓電平初始化。判定節(jié)點初始化級411響 應(yīng)于復(fù)位信號RST而將判定節(jié)點410的電壓電平初始化。判定節(jié)點初始化級411可以包括PMOS晶體管412。PMOS晶體管412連接在電源電壓VDD與判定節(jié)點410之間，且經(jīng)由其柵極端子接收復(fù)位信號RST。PMOS晶體管412在復(fù)位信號RST被激活為低電平時導(dǎo)通，并將判定節(jié)點410初始化到高電平。TSV測試單元302還可以包括充電節(jié)點初始化部413，所述充電節(jié)點初始化部413被配置成將充電節(jié)點404的電壓電平初始化。充電節(jié)點初始化部413響應(yīng)于復(fù)位信號RSTB而將充電節(jié)點404的電壓電平初始化。充電節(jié)點初始化部413可以包括NMOS晶體管414。NMOS晶體管414連接在充電節(jié)點404與接地電壓VSS之間，且經(jīng)由其柵極端子接收復(fù)位信號RSTB。NMOS晶體管414在復(fù)位信號RSTB被激活為高電平時導(dǎo)通，并將充電節(jié)點404初始化到低電平。復(fù)位信號RSTB是具有復(fù)位信號RST的反相電平的信號。圖5是說明圖4所示的TSV測試單元302的操作的時序圖。圖5的(g)是如圖I的情況(a)的在TSV 301正常形成且TSV 301的電容分量401足夠大的情況下的時序圖。圖5的(h)是如圖I的情況(b)和(c)的在TSV 301異常形成且因此TSV 301的電容分量401小于正常TSV的情況下的時序圖。圖4所示的TSV測試單元302可以操作如下。當(dāng)復(fù)位信號RST被激活成低電平且測試脈沖TWP被去激活成高電平時，充電節(jié)點供應(yīng)部402的PMOS晶體管405關(guān)斷，且判定節(jié)點初始化級411的PMOS晶體管412和充電節(jié)點初始化部413的NMOS晶體管414導(dǎo)通。因此，充電節(jié)點404的電壓電平被初始化成低電平，且判定節(jié)點吸收級406的NMOS晶體管408關(guān)斷。而且，判定節(jié)點410被判定節(jié)點初始化級411充電，且被初始化成高電平。在此，TSV異常信號TWR由于信號輸出級407的鎖存電路409將判定節(jié)點410的高電平反相而成為低電平。如果復(fù)位信號RST被去激活成高電平，則PMOS晶體管412和NMOS晶體管414關(guān)斷。之后，如果測試脈沖TWP被激活成低電平并持續(xù)預(yù)定時間，則PMOS晶體管405導(dǎo)通，且對充電節(jié)點404充電所述預(yù)定時間。因此，充電節(jié)點404的電壓電平根據(jù)TSV 301的電容值而增加。參見圖5的(g)，可以看出，因為電容值足夠大，所以充電節(jié)點404的電壓電平緩慢增加。因此，雖然NMOS晶體管408導(dǎo)通并將判定節(jié)點410放電，但是由于充電節(jié)點404的電壓電平不夠高，因此NMOS晶體管408未將判定節(jié)點410放電以將鎖存電路409變成高電平。因此，TSV異常信號TWR保持低電平。參見圖5的(h)，電容值由于缺陷的TSV的緣故小于情況(g)中的電容值。因此，充電節(jié)點404的電壓電平在測試脈沖TWP被激活成低電平的時段期間急劇増加。 因此，NMOS晶體管408導(dǎo)通且將判定節(jié)點410放電。由于充電節(jié)點404的電壓電平足夠高，因此NMOS晶體管408將判定節(jié)點410放電到足夠低的電壓，使得鎖存電路409能夠?qū)⑵漭敵鲭娖綇牡碗娖礁淖兊礁唠娖?。因此，由于判定?jié)點410轉(zhuǎn)換到足夠低的電壓電平，因此鎖存電路409將其輸出改變成高電平。因此，TSV異常信號TWR轉(zhuǎn)變成高電平。因此，TSV測試單元302可以根據(jù)TSV 301的電容值而產(chǎn)生具有不同值的TSV異常信號TWR。因此，可以使用圖3和圖4所示的半導(dǎo)體裝置I來檢查TSV是否正常形成?？梢岳门c測試脈沖TWP相同的信號來配置復(fù)位信號RST。測試脈沖TWP和復(fù)位信號RST是在不同的時間被激活的信號。因此，即使將圖5所示的測試脈沖TWP的波形用作測試脈沖TWP和復(fù)位信號RST的相同波形，圖3和圖4所示的半導(dǎo)體裝置I也可以在沒有任何問題的情況下根據(jù)TSV 301的電容值而產(chǎn)生具有不同值的TSV異常信號TWR。了解半導(dǎo)體裝置I的上述操作的本領(lǐng)域技術(shù)人員將會理解，即使取代圖5所示的復(fù)位信號RST的波形而將測試脈沖TWP的波形用作復(fù)位信號RST，半導(dǎo)體裝置I仍可以根據(jù)TSV 301的電容值而產(chǎn)生具有不同值的TSV異常信號TWR。因此，當(dāng)實施本發(fā)明時，可以改變圖5所示的復(fù)位信號RST的波形。請注意，圖5所示的復(fù)位信號RST的波形并不限制于本發(fā)明的實施例中所需的復(fù)位信號RST的波形。然而，為了要在以下說明的輸出單元303的操作，復(fù)位信號RST可以具有如圖5所示的復(fù)位信號RST的波形。這將在以下詳細(xì)說明。圖6是說明圖3和圖4所示的輸出單元303的ー個示例實施例的電路圖。不帶任何限制意義地，圖6所示的輸出單元303被配置成接收和鎖存三個TSV異常信號TWR、TWR-1和TWR-2，且響應(yīng)于時鐘信號CLK而串行地輸出TSV異常信號TWR、TWR_1和TWR-2作為輸出信號OUT。輸出單元303針對每個TSV異常信號可以包括一個觸發(fā)器和一個反相器。從圖6可以看出，被配置成接收三個TSV異常信號TWR、TffR-I和TWR-2且串行地輸出TSV異常信號TWR、TWR-1和TWR-2作為輸出信號OUT的輸出單元303可以包括三個觸發(fā)器601、601_1和601-2，以及三個反相器602、602-1和602-2。觸發(fā)器601、601_1和601_2可以包括具有設(shè)置端子S和復(fù)位端子R的延遲觸發(fā)器電路。三個觸發(fā)器601、601_1和601_2被配置成具有串聯(lián)的輸入和輸出關(guān)系。分配用于各個TSV異常信號TWR、TWR-1和TWR-2的反相器602、602_1和602-2將TSV異常信號TWR、TffR-I和TWR-2反相。三個觸發(fā)器601、601_1和601_2分別經(jīng)由設(shè)置端子S接收所分配的TSV異常信號TWR、TffR-I和TWR-2，并經(jīng)由復(fù)位端子R接收反相器602、602_1和602-2的輸出。三個觸發(fā)器601、601_1和601_2根據(jù)經(jīng)由設(shè)置端子S和復(fù)位端子R所接收的信號而具有I或O的鎖存值，且響應(yīng)于時鐘信號CLK而每次一個比特地串行地輸出所述值作為輸出信號OUT。如上所述，為了輸出單元303的操作，復(fù)位信號RST可以具有圖5所示的復(fù)位信號RST的波形。輸出單元303響應(yīng)于時鐘信號CLK而輸出由觸發(fā)器601、601_1和601_2鎖存的數(shù)據(jù)作為輸出信號OUT。因此，經(jīng)由觸發(fā)器601、601-1和601-2的設(shè)置端子S以及反相器602、602-1和602-2接收的TSV異常信號TWR、TWR_1和TWR-2可以保持相同的邏輯值直到時鐘信號CLK的下一個觸發(fā)沿。在圖5中，如果時鐘信號CLK是在測試脈沖TWP響應(yīng)于復(fù)位信號RST而被初始化之前完成觸發(fā)的信號，即使使用與圖5所示的測試脈沖TWP相同的復(fù)位信號RST，圖4所示 的半導(dǎo)體裝置I也可以在沒有任何問題的情況下檢查TSV 301是否為正常。然而，為了不將時鐘信號CLK的激活時間限制在指定的時間之前，復(fù)位信號RST可以被接收為類似圖5所示的復(fù)位信號RST的波形。圖7是說明根據(jù)本發(fā)明的另ー個實施例的層疊式半導(dǎo)體裝置的示意圖。層疊式半導(dǎo)體裝置2可以包括第一芯片705、第二芯片706和連接單元707。第一芯片705包括形成在第一節(jié)點701與第二節(jié)點702之間的第一 TSV 708。另外，第二芯片706包括形成在第三節(jié)點703與第四節(jié)點704之間的第二 TSV709。連接單元707被配置成將第二節(jié)點702與第三節(jié)點703彼此電連接。如圖2所示，形成有TSV的半導(dǎo)體裝置可以具有凸塊以與TSV電連接。連接單元707可以包括連接在第二節(jié)點702與第三節(jié)點703之間的ー個或多個凸塊。圖7示例出連接單元707包括兩個凸塊。不過，應(yīng)注意，圖7所示的凸塊數(shù)目并未將其必要組成部件和數(shù)目限制于本發(fā)明的實施例。第一芯片705可以包括第一 TSV測試單元710。第一TSV測試單元710被配置成在單TSV測試模式下檢查第一TSV 708的電容值，產(chǎn)生第一單TSV測試結(jié)果TWRl，以及在層疊TSV測試模式下將電源電壓VDD供應(yīng)給第一節(jié)點 701。單TSV測試模式是檢查第一芯片705中的第一 TSV 708 (或第二芯片706中的第ニ TSV 709)的電容值并且判定第一 TSV 708(或第二 TSV 709)是否正常的模式。在層疊第一芯片705與第二芯片706之前，適合使用單TSV測試模式(例如在晶片級)。層疊TSV測試模式是檢查第一 TSV 708和第二 TSV 709是否彼此正常電連接的模式。不帶限制性意義地，圖2示出兩個TSV彼此正常連接的實例(d)，以及兩個TSV彼此異常連接的實例(e)與⑴。在層疊第一芯片705與第二芯片706之后,適合使用層疊TSV測試模式(例如在層疊級)。通過執(zhí)行層疊TSV測試模式，可以檢查連接單元707是否正常形成，以及第一TSV708與第二 TSV 709是否彼此電連接而具有允許它們彼此正確通信的電阻值。為了說明在第一芯片705與第二芯片706之間的連接，圖7給出了第一芯片705與第二芯片706的示意性截面圖。因此，為了使得容 易理解圖7的截面圖所示的第一 TSV測試單元710和第二 TSV測試單元711，同時提供第一 TSV測試單元710和第二 TSV測試單元711的示意性平面圖。第二芯片706可以包括第二 TSV測試單元711。第二 TSV測試單元711被配置成在單TSV測試模式下檢查第二 TSV 709的電容值且產(chǎn)生第二單TSV測試結(jié)果TWR2，以及在層疊TSV測試模式下將第三節(jié)點703與第五節(jié)點712彼此電連接。在以此方式配置的層疊式半導(dǎo)體裝置2中，在層疊第一芯片705與第二芯片706之前，可以經(jīng)由單TSV測試模式來檢查各個芯片705和706的第一 TSV 708和第二 TSV 709
是否正常。單TSV測試模式可以如在根據(jù)圖3至圖6所示的本發(fā)明的一個實施例的半導(dǎo)體裝置I中執(zhí)行。以下將詳細(xì)說明由層疊式半導(dǎo)體裝置2來執(zhí)行單TSV測試模式。在層疊式半導(dǎo)體裝置2中，在層疊第一芯片705與第二芯片706之后，可以經(jīng)由層疊TSV測試模式來檢查第一 TSV 708和第二 TSV 709是否彼此正常電連接。在層疊TSV測試模式下，第一 TSV測試單元710將電源電壓VDD供應(yīng)給第一節(jié)點701。同時，在層疊TSV測試模式下，第二 TSV測試單元711將第五節(jié)點712與第三節(jié)點703彼此電連接。因此，在層疊TSV測試模式下，電路徑從電源電壓VDD開始，經(jīng)由第一節(jié)點701、第一 TSV 708、連接單元707、以及第三節(jié)點703，至第五節(jié)點712而形成。在層疊TSV測試模式下，通過檢測流經(jīng)第五節(jié)點712的電流，可以檢查所述電路徑的電阻值。電阻值根據(jù)連接單元707將第二節(jié)點702與第三節(jié)點703彼此電連接的狀態(tài)而改變。因此，通過執(zhí)行層疊TSV測試模式，層疊式半導(dǎo)體裝置2可以就第一 TSV 708與第二TSV 709的電連接狀態(tài)是否正常進(jìn)行檢查。為了檢測流經(jīng)第五節(jié)點712的電流，第五節(jié)點712可以與用于和外部器件通信的預(yù)定焊盤713連接。用于測試在層疊狀態(tài)下的半導(dǎo)體裝置的測試裝置可以通過控制層疊式半導(dǎo)體裝置2執(zhí)行層疊TSV測試模式并檢查從預(yù)定焊盤713檢測的電流，來檢查在層疊式半導(dǎo)體裝置2中的TSV的電連接狀態(tài)。例如，層疊式半導(dǎo)體裝置制造者可以檢查TSV的電連接狀態(tài)是否為正常，并決定是否要執(zhí)行后續(xù)エ藝。因此，因為對于故障的層疊式半導(dǎo)體裝置可以避免執(zhí)行不必要的エ藝，所以可以降低半導(dǎo)體裝置的制造成本，并可以提高生產(chǎn)率。為了檢測流經(jīng)第五節(jié)點712的電流，第五節(jié)點712可以與提供給第二芯片706的電流感測電路(未示出)連接。電流感測電路可以包括本領(lǐng)域公知的電流感測節(jié)點以感測有多少電流流經(jīng)第五節(jié)點712。例如，層疊式半導(dǎo)體裝置2可以利用根據(jù)電流量由電流感測電路所產(chǎn)生的層疊TSV測試結(jié)果來執(zhí)行針對相應(yīng)的TSV的修復(fù)操作。圖8是說明圖7所示的第一 TSV測試單元710的一個示例實施例的框圖。
第一 TSV測試單元710可以包括第一節(jié)點供應(yīng)部801和第一單測試結(jié)果檢查部802。第一節(jié)點供應(yīng)部801被配置成在單TSV測試模式下響應(yīng)于單測試脈沖信號TWP而將電源電壓VDD供應(yīng)給第一節(jié)點701，以及在層疊TSV測試模式下將電源電壓VDD供應(yīng)給第ー節(jié)點701?？梢耘渲贸墒沟每梢皂憫?yīng)于模式選擇信號TMS來選擇單TSV測試模式或?qū)盈BTSV測試模式。模式選擇信號TMS是用于區(qū)分單TSV測試模式和層疊TSV測試模式的信號，并可以包括測試模式信號。第一單測試結(jié)果檢查部802被配置成根據(jù)第一節(jié)點701的電壓電平來產(chǎn)生第 一單TSV測試結(jié)果TWRl。與圖4所示的充電節(jié)點404類似地，第一節(jié)點701具有第一 TSV 708的電容分量。在單TSV測試模式下，第一節(jié)點供應(yīng)部801將具有第一 TSV 708的電容分量的第ー節(jié)點701充電并且改變第一節(jié)點701的電壓電平。在單TSV測試模式下，第一單測試結(jié)果檢查部802產(chǎn)生有關(guān)于第一節(jié)點701的電壓電平是否等于或大于預(yù)定電平的第一單TSV測試結(jié)果TWR1。類似于圖4和圖5所示的測試脈沖TWP，單測試脈沖信號TWP可以被配置成是具有預(yù)定脈沖寬度的脈沖信號。第一節(jié)點供應(yīng)部801可以供應(yīng)恒定的電荷量給第一節(jié)點701，且第一單測試結(jié)果檢查部802可以通過檢測第一節(jié)點701的電壓電平中的變化來檢查第一TSV 708的電容分量的值。單測試脈沖信號TWP可以被配置成是具有預(yù)定脈沖寬度的脈沖信號以供應(yīng)恒定的電荷量給第一節(jié)點701。響應(yīng)于被配置成是具有預(yù)定脈沖寬度的脈沖信號的單測試脈沖信號TWP，第一節(jié)點供應(yīng)部801將第一節(jié)點701充電所述預(yù)定脈沖寬度的持續(xù)時間。因此，第一節(jié)點701的電壓電平升高。在第一 TSV 708被形成為滿足圖I的(a)所示的設(shè)計標(biāo)準(zhǔn)的情況下，由第一節(jié)點供應(yīng)部801以預(yù)定脈沖寬度升高的第一節(jié)點701的電壓電平可能低于類似圖5所示的充電節(jié)點404的預(yù)先選擇的電平。另外，如圖8所示，第一 TSV測試單元710可以包括用于將第一節(jié)點701的電壓電平初始化的第一節(jié)點吸收部803。第一節(jié)點吸收部803被配置成響應(yīng)于第一節(jié)點控制信號cnl而將第一節(jié)點701的電壓電平初始化?？梢杂门c圖4和圖5所示的復(fù)位信號RST相同的方式配置第一節(jié)點控制信號cnl。例如，第一節(jié)點控制信號cnl可以在第一節(jié)點供應(yīng)部801被激活之前的一段時間期間將第一節(jié)點吸收部803激活，并將第一節(jié)點701初始化為低電平。圖9是說明圖7和圖8所示的第一 TSV測試單元710的一個示例實施例的電路圖。如圖9所示，第一 TSV測試單元710可以包括第一節(jié)點供應(yīng)部801和第一單測試結(jié)果檢查部802。第一節(jié)點供應(yīng)部分801可以包括第一選擇級901和第一開關(guān)級902。第一選擇級901被配置成響應(yīng)于模式選擇信號TMS來選擇單測試脈沖信號TWP和層疊測試信號TSTl中的ー個，并輸出第一開關(guān)控制信號CSl。第一選擇級901可以包括MUX(多路復(fù)用器)電路903。MUX電路903可以被配置成一般的MUX電路，所述一般的MUX電路可以響應(yīng)于模式選擇信號TMS來選擇和輸出單測試脈沖信號TWP和層疊測試信號TSTl中的ー個。第一開關(guān)級902被配置成響應(yīng)于第一開關(guān)控制信號csl而將電源電壓VDD與第一節(jié)點701彼此電連接。第一開關(guān)級902可以包括PMOS晶體管904。PMOS晶體管904連接在電源電壓VDD與第一節(jié)點701之間，并經(jīng)由柵極端子接收第一開關(guān)控制信號csl。
層疊測試信號TSTl是允許第一開關(guān)級902在層疊TSV測試模式下形成從電源電壓VDD到第一節(jié)點701的電流路徑的信號。從電源電壓VDD到第一節(jié)點701的電流路徑與由第二 TSV測試單元711所形成的從第三節(jié)點703到第五節(jié)點712的電流路徑連接，這將在以下說明。如上所述，由于從電源電壓VDD經(jīng)由第一節(jié)點701、第二節(jié)點702、連接單元707、第三節(jié)點703和第二 TSV測試單元711至第五節(jié)點712的電流路徑與預(yù)定焊盤713或電流感測電路(未示出)連接，因此可以感測電流量。因此，層疊測試信號TSTl可以是這樣的信號，其可以被激活得足夠長以使得能夠經(jīng)由預(yù)定焊盤713進(jìn)行電流感測或經(jīng)由來自外部的電流感測電路進(jìn)行電流感測。例如，層疊測試信號TSTl可以使用接地電壓VSS。在此情況下，第一選擇級901響應(yīng)于模式選擇信號TMS來選擇層疊測試信號TST1、即接地電壓VSS作為第一開關(guān)控制信號csl,因此，第一開關(guān)控制信號csl可以是當(dāng)模式選擇信號TMS選擇層疊TSV測試模式時保持激活成低電平的信號。因此，由于層疊測試信號TSTl可以不被實現(xiàn)成改變值的特定信號，而是實現(xiàn)成具有預(yù)設(shè)電平的電壓，因此應(yīng)注意層疊測試信號TSTl不必是用以配置第一節(jié)點供應(yīng)部801而產(chǎn)生的信號。因此，在圖8所示的第一節(jié)點供應(yīng)部801中未示出層疊測試信號TST1。第一測試結(jié)果檢查部802可以包括鎖存級905和判定節(jié)點吸收級906。鎖存級905被配置成與判定節(jié)點908連接，并且鎖存判定節(jié)點908的電壓電平。鎖存級905可以包括本領(lǐng)域公知的鎖存電路。判定節(jié)點吸收級906根據(jù)第一節(jié)點701的電壓電平來改變對判定節(jié)點908的放電程度。可以用與圖4所示的判定節(jié)點吸收級406相同的方式來配置判定節(jié)點吸收級906，因此在此省略其詳細(xì)說明。第一測試結(jié)果檢查部802可以根據(jù)鎖存級905的鎖存值來輸出第一單TSV測試結(jié)果 TWRl。例如，如圖9所示，鎖存級905可以鎖存判定節(jié)點908的電壓電平，將判定節(jié)點908的電壓電平反相，并且輸出第一單TSV測試結(jié)果TWR1。鎖存級905和判定節(jié)點吸收級906的操作可以被配置成與圖4所示的判定節(jié)點吸收級406和信號輸出級407相同，因此省略其詳細(xì)說明。第一測試結(jié)果檢查部802可以包括判定節(jié)點供應(yīng)級907，所述判定節(jié)點供應(yīng)級907被配置成響應(yīng)于判定節(jié)點復(fù)位信號WRST而將判定節(jié)點908的電壓電平初始化?？梢杂门c圖4所示的判定節(jié)點初始化級411相同的方式來配置判定節(jié)點供應(yīng)級907，因此省略其詳細(xì)說明。圖10是說明圖7所示的第二 TSV測試單元711的一個示例實施例的框圖。第二 TSV測試單元711可以包括第三節(jié)點供應(yīng)部1001、第二單測試結(jié)果檢查部
1002、以及第三節(jié)點吸收部1003。第三節(jié)點供應(yīng)部1001被配置成在單TSV測試模式下響應(yīng)于單測試脈沖信號TWP而將電源電壓VDD供應(yīng)給第三節(jié)點703。 第二單測試結(jié)果查部1002被配置成根據(jù)第三節(jié)點703的電壓電平來產(chǎn)生第二單TSV測試結(jié)果TWR2。第三節(jié)點吸收部1003被配置成在層疊TSV測試模式下將第三節(jié)點703與第五節(jié)點712彼此電連接。類似于圖4所示的充電節(jié)點404，第三節(jié)點703具有第二 TSV 709的電容分量。在單TSV測試模式下，第三節(jié)點供應(yīng)部1001將具有第二 TSV 709的電容分量的第三節(jié)點703充電，并由此改變第三節(jié)點703的電壓電平。在單TSV測試模式下，第二單測試結(jié)果檢查部1002產(chǎn)生有關(guān)于第三節(jié)點703的電壓電平是否等于或大于預(yù)定電平的第二單TSV測試結(jié)果TWR2。單測試脈沖信號TWP和模式選擇信號TMS可以用作與圖8和圖9所示的單測試脈沖信號TWP和模式選擇信號TMS相同的信號。響應(yīng)于被配置成具有預(yù)定脈沖寬度的脈沖信號的單測試脈沖信號TWP，第三節(jié)點供應(yīng)部1001以所述預(yù)定脈沖寬度對第三節(jié)點703充電。因此，第三節(jié)點703的電壓電平升聞。在第二 TSV 709被形成為滿足圖I的(a)所示的設(shè)計標(biāo)準(zhǔn)的情況下，由第三節(jié)點供應(yīng)部1001以預(yù)定脈沖寬度升高的第三節(jié)點703的電壓電平可能低于如圖5所示的充電節(jié)點404的預(yù)先選擇的電平。如上所述，在層疊TSV測試模式下，第三節(jié)點吸收部1003將第三節(jié)點703與第五節(jié)點712彼此電連接。因此，由于電流路徑是由第二 TSV測試單元711從第三節(jié)點703至第五節(jié)點712形成的，所以在電流路徑由第一 TSV測試單元710從電源電壓VDD至第二節(jié)點702形成的情況下，電流路徑可以從電源電壓VDD經(jīng)由第一 TSV 708、連接單元707以及第二 TSV測試単元711至第五節(jié)點712形成。第三節(jié)點吸收部1003可以包括簡單的開關(guān)電路。第三節(jié)點吸收部1003可以被配置成不僅在層疊TSV測試模式下將第三節(jié)點703與第五節(jié)點712彼此電連接，而且還在單TSV測試模式下額外地執(zhí)行將第三節(jié)點703的電壓電平初始化的操作。圖11是說明圖7和圖10所示的第二 TSV測試單元711的一個示例實施例的電路圖。圖11所示的第二 TSV測試單元711被配置成包括第三節(jié)點供應(yīng)部1001、第二單測試結(jié)果檢查部1002、以及第三節(jié)點吸收部1003。
第三節(jié)點供應(yīng)部1001可以包括MUX電路1101和PMOS晶體管1102。MUX電路1101被配置成響應(yīng)于模式選擇信號TMS來選擇和輸出單測試脈沖信號TffP和層疊測試信號TST2中的ー個。PMOS晶體管1102連接在電源電壓VDD與第三節(jié)點703之間，并經(jīng)由柵極端子接收MUX電路1101的輸出。以此方式配置的第三節(jié)點供應(yīng)部1001可以在模式選擇信號TMS指示單TSV測試模式時通過選擇單測試模式信號TWP并將單測試脈沖信號TWP提供給PMOS晶體管1102而在單測試脈沖信號TWP的脈沖寬度期間將第三節(jié)點703充電。另外，當(dāng)模式選擇信號TMS指示層疊TSV測試模式吋，第三節(jié)點供應(yīng)部1001通過
將層疊測試信號TST2提供給PMOS晶體管1102并將PMOS晶體管1102關(guān)斷來阻斷從電源電壓VDD到第三節(jié)點703的電流路徑。對于這種操作，層疊測試信號TST2可以具有足夠長的高電平值。例如，層疊測試信號TST2可以包括電源電壓VDD。由于層疊測試信號TST2可以類似于層疊測試信號TSTl被實現(xiàn)成不產(chǎn)生為改變值的特定信號，而是被實現(xiàn)為具有預(yù)設(shè)電平的電壓，因此應(yīng)注意不必將層疊測試信號TST2輸入至第三節(jié)點供應(yīng)部1001。因此，在圖10所示的第三節(jié)點供應(yīng)部1001中未示出層疊測試信號TST2。第二單測試結(jié)果檢查部1002可以類似圖4所示的測試結(jié)果檢查部403和圖9所示的第一單測試結(jié)果檢查部802來配置，并以與它們相同的方式操作。因此，將省略詳細(xì)說明。第三節(jié)點吸收部1003可以包括第二開關(guān)級1103和第二選擇級1104。第二開關(guān)級1103被配置成響應(yīng)于第三節(jié)點控制信號cn3而將第三節(jié)點703與第六節(jié)點1107彼此電連接。第二開關(guān)級1103可以包括NMOS晶體管1105。NMOS晶體管1105連接在第三節(jié)點703與第六節(jié)點1107之間，且經(jīng)由柵極端子接收第三節(jié)點控制信號cn3。第二選擇級1104被配置成響應(yīng)于模式選擇信號TMS而將第五節(jié)點712和接地電壓VSS中的一個與第六節(jié)點1107電連接。第二選擇級1104可以包括MUX電路1106。MUX電路1106響應(yīng)于模式選擇信號TMS而將第五節(jié)點712與接地電壓VSS中的一個與第六節(jié)點1107電連接。以此方式配置的第三節(jié)點吸收部1003在模式選擇信號TMS指示層疊TSV測試模式時響應(yīng)于第三節(jié)點控制信號cn3而將第三節(jié)點703與第五節(jié)點712彼此電連接。據(jù)此，電流路徑從電源電壓VDD經(jīng)由第一 TSV測試單元710、第一 TSV 708、連接單元707以及第三節(jié)點703至第五節(jié)點712形成。此外，第三節(jié)點吸收部1003在模式選擇信號TMS指示單TSV測試模式時響應(yīng)于第三節(jié)點控制信號cn3而將第三節(jié)點703與接地電壓VSS彼此電連接。據(jù)此，第三節(jié)點703可以被放電，并被初始化成低電平。圖12是說明圖7所示的第一芯片705的一個示例實施例的框圖。
雖然為了便于解釋而示出圖7所示的第一芯片705和第二芯片706中的每個具有ー個TSV，但每個芯片中的TSV的數(shù)目并不限制于本發(fā)明的任何實施例。層疊式半導(dǎo)體裝置2的每個芯片可以包括多個TSV以及分配給各個TSV的TSV測
試單元。在圖12中，示例出第一芯片705包括兩個TSV 708和708-1，以及分配給各個TSV708和708-1的TSV測試單元710和710-1。因此，兩個TSV測試單元710和710-1輸出兩個單TSV測試信號結(jié)果TWRl和TWRl-I。 兩個TSV 708和708_1可以包括如圖7所示的第一 TSV 708和另ー個TSV。兩個TSV測試單元710和710_1可以包括如圖7所示的第一 TSV測試單元710和另ー個TSV測試單元。TSV 708可以與TSV 708_1具有相同的結(jié)構(gòu)，為了在說明中進(jìn)行區(qū)分，分別以TSV708 和 TSV 708-1 表示。TSV測試單元710可以與TSV測試單元710_1具有相同的結(jié)構(gòu)，為了在說明中進(jìn)行區(qū)分，分別以TSV測試單元710和TSV測試單元710-1表示。因此，為了在說明中進(jìn)行區(qū)分，從兩個TSV測試單元710和710_1輸出的第一單TSV測試結(jié)果TWRl和TWRl-I分別以單TSV測試結(jié)果TWRl和單TSV測試結(jié)果TWRl-I表示。如圖12所示，第一芯片705可以包括輸出單元1201。輸出單元1201可以接收和鎖存從多個TSV測試單元710和710_1輸出的多個單TSV測試結(jié)果TWRl和TWR1-1，且響應(yīng)于時鐘信號CLK來串行地輸出多個單TSV測試結(jié)果TffRl 和 TWRトI。類似于圖3所示的半導(dǎo)體裝置I可以包括預(yù)定焊盤304這一事實，第一芯片705還可以包括預(yù)定焊盤1202，所述預(yù)定焊盤1202用于將輸出單元1201的輸出信號OUT輸出到外部器件或電流感測電路(未示出)。圖13是說明圖12所示的輸出單元1201的ー個示例實施例的電路圖。如圖13所示，輸出單元1201可以包括串聯(lián)連接的多個觸發(fā)器，且分別接收多個單TSV測試結(jié)果TWRl和TWRl-I。圖13所示的輸出單元1201根據(jù)與圖6所示的輸出單元303相同的原理來配置和操作。圖14是說明圖7所示的第二芯片706的一個示例實施例的框圖。與多個TSV 708和708-1、以及分別分配給多個TSV 708和708-1的多個TSV測試單元710和710-1類似，第二芯片706被配置成包括多個TSV (未示出)、以及分別分配給所述多個TSV的多個TSV測試單元711和711-1。在圖14中，不帶限制性意義地，示例了第二芯片706包括兩個TSV(未示出)、以及分別分配給這兩個TSV的兩個TSV測試單元711和711-1?？梢杂门c圖7所示的第二 TSV 709相同的方式來配置這兩個TSV?？梢杂门c圖7所示的第二 TSV測試單元711相同的方式來配置兩個TSV測試單元711 和 711-1。為了在說明中進(jìn)行區(qū)分，與兩個TSV連接的節(jié)點分別以第三節(jié)點703和第三節(jié)點703_1表不。
此外，兩個TSV測試單元以TSV測試單元711和TSV測試單元711_1表示。由于這一事實，兩個TSV測試單元711和711-1分別接收以第三節(jié)點控制信號cn3和第三節(jié)點控制信號cn3-l所表示的不同的第三節(jié)點控制信號。另外，兩個TSV測試單元711與711_1分別輸出以單TSV測試結(jié)果TWR2和單TSV測試結(jié)果TWR2-1所表示的不同的第二單TSV測試結(jié)果。在層疊TSV測試模式下要通過兩個TSV測試單元711和711_1與第三節(jié)點703和703-1電連接的第五節(jié)點分別以第五節(jié)點712和第五節(jié)點712-1表示。第二芯片706可以包括如圖14所示的輸出單元1401。
輸出單元1401被配置成接收和鎖存從多個TSV測試單元711與711_1輸出的包括第二單TSV測試結(jié)果TWR2的多個單TSV測試結(jié)果TWR2和TWR2-1，且響應(yīng)于時鐘信號CLK來串行地輸出多個單TSV測試結(jié)果TWR2和TWR2-1作為輸出信號OUT?？梢圆捎门c圖13所示的輸出單元1201相同的方式來配置和操作輸出單元1401。因此省略詳細(xì)說明。以與圖3所示的包括預(yù)定焊盤304的半導(dǎo)體裝置I、以及與圖12所示的包括預(yù)定焊盤1202的第一芯片705相同的方式，第二芯片706可以包括預(yù)定焊盤1402，預(yù)定焊盤1402用于將輸出單元1401的輸出信號OUT輸出到外部器件或電流感測電路(未示出)。如上所述，圖7所示的第二 TSV測試單元711將第三節(jié)點703與第五節(jié)點712彼此電連接。此外，第二芯片706還可以包括與第五節(jié)點712電連接的預(yù)定焊盤713，使得流經(jīng)第五節(jié)點712的電流可以被外部器件感測。由于第二芯片706被配置成包括如圖14所示的多個TSV和多個TSV測試單元711和711-1，因此第二芯片706可以包括與電連接到多個TSV測試單元711和711-1的第五節(jié)點712和712-1電連接的預(yù)定焊盤，以允許流經(jīng)第五節(jié)點712和712-1的電流被外部器件感測。然而，由于焊盤在半導(dǎo)體裝置中占用較大的面積，因此當(dāng)?shù)诙酒?06被配置成與連接到兩個第五節(jié)點712和712-1的兩個不同焊盤電連接時，可能増加用于構(gòu)造層疊式半導(dǎo)體裝置2所需的面積。因此，如圖14所示，就層疊式半導(dǎo)體裝置2的高集成度而言，第二芯片706中的第五節(jié)點712和712-1共享預(yù)定焊盤1404是有利的。為了多個TSV測試單元711和711_1在層疊TSV測試模式下共享預(yù)定焊盤1404，所述多個TSV測試單元711和711-1可以在層疊TSV測試模式下ー個接ー個地被順序地激活。這是因為，如果所述多個TSV測試單元711和711-1同時被激活，則從第三節(jié)點703經(jīng)由TSV測試單元711和第五節(jié)點712流至預(yù)定焊盤1404的電流、以及從第三節(jié)點703-1經(jīng)由TSV測試單元711-1和第五節(jié)點712-1流至預(yù)定焊盤1404的電流會同時被供應(yīng)給預(yù)定焊盤1404。因此，可以控制第三節(jié)點控制信號cn3和cn3_l使得在層疊TSV測試模式下共享預(yù)定焊盤1404的所述多個TSV測試單元711和711-1可以容易地執(zhí)行層疊TSV測試模式，且使得所述多個TSV測試單元711和711-1可以在單TSV測試模式下將第三節(jié)點703和703-1初始化。為此，如圖14所示，第二芯片706可以被配置成還包括控制單元1403。
控制單元1403被配置成響應(yīng)于時鐘信號CLK2來接收串行輸入的測試輸入信號TI，產(chǎn)生多個第三節(jié)點控制信號cn3和cn3-l，以及將所述多個第三節(jié)點控制信號cn3和cn3-l提供給多個TSV測試單元711和711-1。圖15是說明圖14所示的控制單元1403的ー個示例實施例的電路圖。如圖15所示，控制單元1403可以包括串聯(lián)連接的多個觸發(fā)器1501和1502。所述多個觸發(fā)器1501和1502被配置成與時鐘信號CLK2同步地接收和鎖存測試輸入信號TI。所述多個觸發(fā)器1501和1502的彼此不同的鎖存值被提供給多個TSV測試單元711和711-1作為第三節(jié)點控制信號cn3和cn3_l。
測試輸入信號TI可以包括測試模式信號。時鐘信號CLK2可以包括測試模式信號。圖14示出時鐘信號CLKl和時鐘信號CLK2。時鐘信號CLKl是在單TSV測試模式下觸發(fā)以允許輸出單元1401輸出多個單TSV測試結(jié)果TWR2和TWR2-1的信號，而時鐘信號CLK2是在層疊TSV測試模式和單TSV測試模式下觸發(fā)以允許控制単元1403產(chǎn)生第三節(jié)點控制信號cn3和cn3_l的信號。具體地，在單TSV測試模式下，時鐘信號CLK2觸發(fā)以將第三節(jié)點703和703_1初始化。然后，TSV測試單元711和711_1利用預(yù)定脈沖寬度將初始化的第三節(jié)點703和703-1充電，并根據(jù)第三節(jié)點703和703-1的電壓電平來產(chǎn)生單TSV測試結(jié)果TWR2和TWR2-1。然后，時鐘信號CLKl觸發(fā)以允許輸出單元1401輸出多個單TSV測試結(jié)果TWR2和TWR2-1。因此，時鐘信號CLK2和時鐘信號CLKl是在不同的時間觸發(fā)的信號。因此，即使利用相同的信號來配置時鐘信號CLK2和時鐘信號CLKl，在第二芯片706執(zhí)行單TSV測試模式和層疊TSV測試模式時也不會發(fā)生沖突。雖然時鐘信號CLKl和CLK2在圖14和圖15中被示出為不同信號以表示它們針對不同的操作觸發(fā)，但是可以想到利用相同的信號來配置時鐘信號CLKl和CLK2。應(yīng)注意，圖14和圖15所示的時鐘信號CLKl和CLK2不將本發(fā)明的任何實施例所需的時鐘信號的數(shù)目限制在兩個或更多。圖7至圖15所示的第一芯片705和第二芯片706在單TSV測試模式下執(zhí)行相同的操作。例如，在單TSV測試模式下，第一芯片705和第二芯片706執(zhí)行用于檢查它們中的TSV的電容分量的值并且產(chǎn)生單TSV測試結(jié)果TWRl、TWRl-I、TWR2和TWR2-1的操作。與此不同，圖7至圖15所示的第一芯片705和第二芯片706在層疊TSV測試模式下執(zhí)行不同的操作。例如，在層疊TSV測試模式下，第一芯片705將電源電壓VDD供應(yīng)給第ー節(jié)點701和701-1，而第二芯片706將第五節(jié)點712和712-1與第三節(jié)點703及703-1電連接。由于第一芯片705和第二芯片706在層疊TSV測試模式下執(zhí)行不同的操作，因此它們可以經(jīng)由設(shè)計不同的不同エ藝來制造。此外，即使經(jīng)由設(shè)計方式相同的相同エ藝來制造第一芯片705和第二芯片706，它們也可以在層疊TSV測試模式下執(zhí)行不同的操作。在通過層疊根據(jù)本發(fā)明的一個實施例配置的多個相同芯片所制造的層疊式半導(dǎo)體裝置中，通過將不同的信號提供給各個芯片，所述多個芯片可以被配置成如第一芯片705和第二芯片706那樣操作。當(dāng)通過層疊由相同エ藝所制造的多個芯片來制造層疊式半導(dǎo)體裝置時，相比于通過層疊由不同エ藝所制造的多個芯片來制造層疊式半導(dǎo)體裝置的情況，就諸如銷售管理、設(shè)計管理和生產(chǎn)管理的成本方面而言，以及就諸如特性管理和エ藝變化管理的性能方面而言，提供了實質(zhì)的優(yōu)點。在圖7所示的層疊式半導(dǎo)體裝置2中，如果利用相同的電路來配置第一芯片705中的第一 TSV測試單元和第二芯片706中的第二 TSV測試單元711，則層疊式半導(dǎo)體裝置2可以用作經(jīng)由層疊利用相同エ藝所制造的多個芯片而制成的層疊式半導(dǎo)體裝置。
圖16是說明既能夠如圖7所示的第一 TSV測試單元710來操作也能夠如圖7所示的第二 TSV測試單元711來操作的半導(dǎo)體裝置的電路圖。為了便于理解，在圖16中，如從附圖標(biāo)記710(711)可容易地看出，將每個組成部件指定成使得對應(yīng)于第一 TSV測試單元710的附圖標(biāo)記不使用括號表示，而對應(yīng)于第二 TSV測試單元711的附圖標(biāo)記使用括號表示。與圖8所示的第一 TSV測試單元710類似，圖16所示的第一 TSV測試單元710被配置成包括第一節(jié)點供應(yīng)部801、第一單測試結(jié)果檢查部802、以及第ー節(jié)點吸收部803b。圖16所示的第一節(jié)點供應(yīng)部801以與圖9所示的第一節(jié)點供應(yīng)部801相同的方式來配置，并且可以接收相同的信號。因此，省略詳細(xì)說明。圖16所示的第一單測試結(jié)果檢查部802以與圖9所示的第一單測試結(jié)果檢查部802相同的方式來配置，并且可以接收和輸出相同的信號。因此，省略詳細(xì)說明。圖16所示的第一節(jié)點吸收部803b可以包括第三開關(guān)級1601和第三選擇級1602。第三開關(guān)級1601被配置成響應(yīng)于第一節(jié)點控制信號cnl以將第一節(jié)點701與第八節(jié)點1604彼此電連接。第三開關(guān)級1601可以包括NMOS晶體管1605。NMOS晶體管1605連接在第一節(jié)點701與第八節(jié)點1604之間，且經(jīng)由其柵極端子接收第一節(jié)點控制信號cnl。第三選擇級1602被配置成響應(yīng)于模式選擇信號TMS而將第七節(jié)點1603和接地電壓VSS中的一個與第八節(jié)點1604電連接。第三選擇級1602可以包括MUX電路1606。MUX電路1606響應(yīng)于模式選擇信號TMS而將第七節(jié)點1603和接地電壓VSS中的一個與第八節(jié)點1604電連接。如上所述，第一節(jié)點吸收部803在單TSV測試模式下響應(yīng)于第一節(jié)點控制信號cnl來執(zhí)行將第一節(jié)點701初始化的操作。此外，在層疊TSV測試模式下，由于第一 TSV測試單元710通過將電源電壓VDD供應(yīng)給第一節(jié)點701以形成從電源電壓VDD到第一節(jié)點701的電流路徑，因此第一節(jié)點吸收部803可以在層疊TSV測試模式下被去激活。為了允許圖16所示的第一節(jié)點吸收部803b執(zhí)行上述操作，第一節(jié)點控制信號cnl可以在層疊TSV測試模式下保持處于低電平的去激活狀態(tài)。
此外，圖7所示的預(yù)定焊盤713可以與第一芯片705的第七節(jié)點1603連接。但是，即使在預(yù)定焊盤713響應(yīng)于指示層疊TSV測試模式的模式選擇信號TMS而經(jīng)由第七節(jié)點1603與第八節(jié)點1604電連接吋，由于第一節(jié)點控制信號cnl在層疊TSV測試模式下保持在去激活狀態(tài)，因此預(yù)定焊盤713可以不對第一節(jié)點吸收部803B的操作有任何影響。與圖10所示的第二 TSV測試單元711類似，圖16所示的第二 TSV測試單元711被配置成包括第三節(jié)點供應(yīng)部1001、第二單測試結(jié)果檢查部1002、以及第三節(jié)點吸收部
1003。圖16所示的第三節(jié)點供應(yīng)部1001可以包括第四開關(guān)級1607和第四選擇級1608。第四開關(guān)級1607被配置成響應(yīng)于第四開關(guān)控制信號cs4而將電源電壓VDD與第 三節(jié)點703彼此電連接。第四開關(guān)級1607可以包括PMOS晶體管1609。PMOS晶體管1609連接在電源電壓VDD與第三節(jié)點703之間，且經(jīng)由其柵極端子接收第四開關(guān)控制信號cs4。第四選擇級1608響應(yīng)于模式選擇信號TMS而輸出單測試脈沖信號TWP和層疊測試信號TST2中的一個作為第四開關(guān)控制信號cs4。第四選擇級1608可以包括MUX電路1601。如上所述，第三節(jié)點供應(yīng)部1001在單TSV測試模式下響應(yīng)于單測試脈沖信號TWP而執(zhí)行將第三節(jié)點703充電的操作。另外，在層疊TSV測試模式下，由于第二 TSV測試單元711應(yīng)與第五節(jié)點712和第三節(jié)點703電連接并形成從第三節(jié)點703到第五節(jié)點712的電流路徑，因此第三節(jié)點供應(yīng)部1001可以在層疊TSV測試模式下被去激活。為了允許圖16所示的第三節(jié)點供應(yīng)部1001執(zhí)行上述操作，層疊測試信號TST2可以在層疊TSV測試模式下保持在為高電平的去激活狀態(tài)。圖16所示的第二單測試結(jié)果檢查部1002以與圖11所示的第二單測試結(jié)果檢查部1002相同的方式來配置，并且可以接收和輸出相同的信號。因此，省略詳細(xì)說明。圖16所示的第三節(jié)點吸收部1003以與圖11所示的第三節(jié)點吸收部1003相同的方式來配置，并且可以接收和輸出相同的信號。因此，省略詳細(xì)說明。圖7至圖16所示的層疊式半導(dǎo)體裝置2被示例成具有兩個芯片705和706。然而，這僅僅是為了便于解釋，因此，本發(fā)明可以應(yīng)用于通過層疊三個或更多個芯片所構(gòu)造的層疊式半導(dǎo)體裝置。例如，在通過層疊五個芯片所構(gòu)造的層疊式半導(dǎo)體裝置中，當(dāng)最上面的芯片被配置成與第一芯片705類似，而最下面的芯片被配置成與第二芯片706類似時，可以檢查五個芯片中的多個TSV的電連接狀態(tài)。雖然以上已描述了某些實施例，但是本領(lǐng)域技術(shù)人員會理解所描述的實施例僅僅是作為示例。因此，本文所描述的半導(dǎo)體裝置和層疊式半導(dǎo)體裝置并不受限于所描述的實施例。確切地說，本文所描述的半導(dǎo)體裝置和層疊式半導(dǎo)體裝置僅根據(jù)所附權(quán)利要求書并結(jié)合以上說明書和附圖來限定。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 TSV,所述TSV被形成為與另一芯片電連接；以及 TSV測試單元，所述TSV測試單元被配置成檢查所述TSV的電容分量以產(chǎn)生TSV異常信號。
2.如權(quán)利要求I所述的半導(dǎo)體裝置，其中，所述TSV測試單元包括 充電節(jié)點，所述充電節(jié)點與所述TSV電連接，且具有所述TSV的電容分量的電容； 充電節(jié)點供應(yīng)部，所述充電節(jié)點供應(yīng)部被配置成響應(yīng)于具有預(yù)定脈沖寬度的測試脈沖而將所述充電節(jié)點充電；以及 測試結(jié)果檢查部，所述測試結(jié)果檢查部被配置成根據(jù)所述充電節(jié)點的電壓電平來產(chǎn)生所述TSV異常信號。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述測試結(jié)果檢查部包括 判定節(jié)點吸收級，所述判定節(jié)點吸收級被配置成根據(jù)所述充電節(jié)點的電壓電平而將判定節(jié)點放電；以及 信號輸出級，所述信號輸出級被配置成參考所述判定節(jié)點的電壓電平來輸出所述TSV異常信號。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述信號輸出級包括 鎖存電路，所述鎖存電路與所述判定節(jié)點電連接。
5.如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述測試結(jié)果檢查部還包括 判定節(jié)點初始化級，所述判定節(jié)點初始化級被配置成響應(yīng)于復(fù)位信號而將所述判定節(jié)點的電壓電平初始化。
6.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述TSV測試單元還包括 充電節(jié)點初始化部，所述充電節(jié)點初始化部被配置成響應(yīng)于復(fù)位信號而將所述充電節(jié)點的電壓電平初始化。
7.如權(quán)利要求I所述的半導(dǎo)體裝置，還包括 輸出單元，所述輸出單元被配置成接收和鎖存從分配給多個TSV的多個TSV測試單元輸出的多個TSV異常信號，且響應(yīng)于時鐘信號而串行地輸出所述多個TSV異常信號。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述輸出單元包括 多個觸發(fā)器，所述多個觸發(fā)器串聯(lián)連接，且被配置成分別接收所述多個TSV異常信號。
9.如權(quán)利要求7所述的半導(dǎo)體裝置，還包括 焊盤，所述焊盤被配置成將所述輸出單元的輸出信號輸出到外部。
10.一種層疊式半導(dǎo)體裝置，包括 第一芯片，所述第一芯片具有連接在第一節(jié)點與第二節(jié)點之間的第一 TSV ； 第二芯片，所述第二芯片具有連接在第三節(jié)點與第四節(jié)點之間的第二 TSV;以及 連接單元，所述連接單元被配置成將所述第二節(jié)點與所述第三節(jié)點彼此電連接， 其中，所述第一芯片包括第一 TSV測試單元，所述第一 TSV測試單元被配置成在單TSV測試模式下檢查所述第一 TSV的電容值且產(chǎn)生第一單測試結(jié)果，以及在層疊TSV測試模式下將電源電壓供應(yīng)給所述第一節(jié)點，并且 其中，所述第二芯片包括第二 TSV測試單元，所述第二 TSV測試單元被配置成在所述單TSV測試模式下檢查所述第二TSV的電容值且產(chǎn)生第二單測試結(jié)果，以及在所述層疊TSV測試模式下將所述第三節(jié)點與第五節(jié)點彼此電連接。
11.如權(quán)利要求10所述的層疊式半導(dǎo)體裝置，其中，所述第一TSV測試單元包括 第一節(jié)點供應(yīng)部，所述第一節(jié)點供應(yīng)部被配置成在所述單TSV測試模式下響應(yīng)于單測試脈沖信號而供應(yīng)所述電源電壓給所述第一節(jié)點，以及在所述層疊TSV測試模式下供應(yīng)所述電源電壓給所述第一節(jié)點；以及 第一單測試結(jié)果檢查部，所述第一單測試結(jié)果檢查部被配置成根據(jù)所述第一節(jié)點的電壓電平來產(chǎn)生所述第一單測試結(jié)果。
12.如權(quán)利要求11所述的層疊式半導(dǎo)體裝置，其中，所述第一TSV測試單元還包括 第一節(jié)點吸收部，所述第一節(jié)點吸收部被配置成在所述單TSV測試模式下響應(yīng)于第一 節(jié)點控制信號而將所述第一節(jié)點的電壓電平初始化。
13.如權(quán)利要求11所述的層疊式半導(dǎo)體裝置， 其中，所述單測試脈沖信號是以預(yù)定脈沖寬度被激活的信號，并且其中，在所述單TSV測試模式下，所述第一節(jié)點由所述第一節(jié)點供應(yīng)部以所述預(yù)定脈沖寬度充電。
14.如權(quán)利要求13所述的層疊式半導(dǎo)體裝置，其中，所述第一單測試結(jié)果檢查部將所述第一節(jié)點的電壓是否等于或大于預(yù)定電平產(chǎn)生作為所述第一單測試結(jié)果。
15.如權(quán)利要求14所述的層疊式半導(dǎo)體裝置，其中，所述第一單測試結(jié)果檢查部包括 鎖存級，所述鎖存級與判定節(jié)點連接，且被配置成鎖存所述判定節(jié)點的電壓電平；以及 判定節(jié)點吸收級，所述判定節(jié)點吸收級被配置成根據(jù)所述第一節(jié)點的電壓電平而將所述判定節(jié)點放電， 其中，所述第一單測試結(jié)果根據(jù)所述鎖存級的鎖存值而產(chǎn)生。
16.如權(quán)利要求15所述的層疊式半導(dǎo)體裝置，其中，當(dāng)所述第一節(jié)點的電壓等于或大于所述預(yù)定電平時，所述判定節(jié)點被充分放電以改變所述鎖存級的鎖存值。
17.如權(quán)利要求16所述的層疊式半導(dǎo)體裝置，其中，所述第一單測試結(jié)果檢查部還包括 判定節(jié)點供應(yīng)級，所述判定節(jié)點供應(yīng)級被配置成響應(yīng)于判定節(jié)點復(fù)位信號而將所述判定節(jié)點的電壓初始化。
18.如權(quán)利要求11所述的層疊式半導(dǎo)體裝置，其中，所述第一節(jié)點供應(yīng)部包括 第一開關(guān)級，所述第一開關(guān)級被配置成響應(yīng)于第一開關(guān)控制信號而將所述電源電壓電壓與所述第一節(jié)點彼此電連接；以及 第一選擇級，所述第一選擇級被配置成響應(yīng)于模式選擇信號來選擇所述單測試脈沖信號和層疊測試信號中的一個作為所述第一開關(guān)控制信號， 其中，所述模式選擇信號是在所述單TSV測試模式下和在所述層疊TSV測試模式下具有不同值的信號，并且 其中，所述層疊測試信號是在所述層疊TSV測試模式下被激活的信號。
19.如權(quán)利要求10所述的層疊式半導(dǎo)體裝置，其中，所述第二TSV測試單元包括 第三節(jié)點供應(yīng)部，所述第三節(jié)點供應(yīng)部被配置成在所述單TSV測試模式下響應(yīng)于單測試脈沖信號而將所述電源電壓供應(yīng)給所述第三節(jié)點； 第三節(jié)點吸收部，所述第三節(jié)點吸收部被配置成在所述層疊TSV測試模式下將所述第三節(jié)點與所述第五節(jié)點彼此電連接；以及 第二單測試結(jié)果檢查部，所述第二單測試結(jié)果檢查部被配置成根據(jù)所述第三節(jié)點的電壓電平來產(chǎn)生所述第二單測試結(jié)果。
20.如權(quán)利要求19所述的層疊式半導(dǎo)體裝置，其中，所述第三節(jié)點吸收部在所述單TSV測試模式下將所述第三節(jié)點的電壓電平初始化。
21.如權(quán)利要求20所述的層疊式半導(dǎo)體裝置，其中，所述第三節(jié)點吸收部包括 第二開關(guān)級，所述第二開關(guān)級被配置成響應(yīng)于第三節(jié)點控制信號而將所述第三節(jié)點與第六節(jié)點彼此電連接；以及 第二選擇級，所述第二選擇級被配置成響應(yīng)于模式選擇信號而將所述第五節(jié)點和接地電壓中的一個與所述第六節(jié)點電連接， 其中，所述模式選擇信號在所述單TSV測試模式下和在所述層疊TSV測試模式下具有不同值。
22.如權(quán)利要求19所述的層疊式半導(dǎo)體裝置，其中，所述第五節(jié)點與用于和外部器件通信的焊盤連接。
23.如權(quán)利要求19所述的層疊式半導(dǎo)體裝置， 其中，所述單測試脈沖信號是以預(yù)定脈沖寬度被激活的信號；并且其中，在所述單TSV測試模式下，所述第三節(jié)點由所述第三節(jié)點供應(yīng)部以所述預(yù)定脈沖寬度充電。
24.如權(quán)利要求23所述的層疊式半導(dǎo)體裝置，其中，所述第二單測試結(jié)果檢查部利用所述第二單測試結(jié)果來指示所述第三節(jié)點的電壓是否等于或大于預(yù)定電平。
25.如權(quán)利要求24所述的層疊式半導(dǎo)體裝置，其中，所述第二單測試結(jié)果檢查部包括 鎖存級，所述鎖存級與判定節(jié)點連接，且被配置成鎖存所述判定節(jié)點的電壓電平；以及 判定節(jié)點吸收級，所述判定節(jié)點吸收級被配置成根據(jù)所述第三節(jié)點的電壓電平而將所述判定節(jié)點放電， 其中，所述第二單測試結(jié)果根據(jù)所述鎖存級的鎖存值而產(chǎn)生。
26.如權(quán)利要求24所述的層疊式半導(dǎo)體裝置，其中，當(dāng)所述第三節(jié)點的電壓等于或大于所述預(yù)定電平時，所述判定節(jié)點吸收級將所述判定節(jié)點的放電的程度足夠大以改變所述鎖存級的鎖存值。
27.如權(quán)利要求26所述的層疊式半導(dǎo)體裝置，其中，所述第二單測試結(jié)果檢查部還包括 判定節(jié)點供應(yīng)級，所述判定節(jié)點供應(yīng)級被配置成響應(yīng)于判定節(jié)點復(fù)位信號而將所述判定節(jié)點的電壓初始化。
28.如權(quán)利要求11所述的層疊式半導(dǎo)體裝置， 其中，所述第一芯片和所述第二芯片經(jīng)由相同的制造工藝制造，并且 其中，所述第一 TSV測試單元還包括 第一節(jié)點吸收部，所述第一節(jié)點吸收部被配置成在所述單TSV測試模式下響應(yīng)于第一節(jié)點控制信號而將所述第一節(jié)點的電壓電平初始化，其中，所述第一節(jié)點吸收部包括 第三開關(guān)級，所述第三開關(guān)級被配置成響應(yīng)于所述第一節(jié)點控制信號而將所述第一節(jié)點與第八節(jié)點彼此電連接；以及第三選擇級，所述第三選擇級被配置成響應(yīng)于模式選擇信號而將第七節(jié)點和接地電壓中的一個與所述第八節(jié)點電連接。
29.如權(quán)利要求28所述的層疊式半導(dǎo)體裝置，其中，所述第一節(jié)點控制信號被輸入為在所述層疊TSV測試模式下保持去激活狀態(tài)。
30.如權(quán)利要求28所述的層疊式半導(dǎo)體裝置，其中，所述第七節(jié)點與用于和外部器件通信的焊盤電連接。
31.如權(quán)利要求19所述的層疊式半導(dǎo)體裝置， 其中，所述第一芯片與所述第二芯片經(jīng)由相同的工藝制造，并且 其中，所述第三節(jié)點供應(yīng)部包括 第四開關(guān)級，所述第四開關(guān)級被配置成響應(yīng)于第四開關(guān)控制信號而將所述電源電壓與所述第三節(jié)點彼此電連接；以及 第四選擇級，所述第四選擇級被配置成響應(yīng)于模式選擇信號來選擇所述單測試脈沖信號和層疊測試信號中的一個，并輸出所述第四開關(guān)控制信號， 其中，所述模式選擇信號是在所述單TSV測試模式下和在所述層疊TSV測試模式下具有不同值的信號，并且 其中，所述層疊測試信號是在所述層疊TSV測試模式下被去激活的信號。
32.如權(quán)利要求19所述的層疊式半導(dǎo)體裝置， 其中，所述第二芯片還包括 電流感測電路，所述電流感測電路被配置成檢查經(jīng)過所述第五節(jié)點的電流量，并且 其中，所述電流感測電路根據(jù)所述電流量來產(chǎn)生層疊測試結(jié)果。
33.如權(quán)利要求21所述的層疊式半導(dǎo)體裝置，其中，所述第二芯片包括 多個TSV，所述多個TSV包括所述第二 TSV ；以及 多個TSV測試單元，所述多個TSV測試單元每個被分配給所述多個TSV中的至少兩個，且以與所述第二 TSV測試單元相同的方式來配置。
34.如權(quán)利要求33所述的層疊式半導(dǎo)體裝置，其中，所述第二芯片還包括 第三節(jié)點控制信號發(fā)生單元，所述第三節(jié)點控制信號發(fā)生單元被配置成響應(yīng)于時鐘信號來接收串行輸入的測試輸入信號，產(chǎn)生多個第三節(jié)點控制信號，并將所述多個第三節(jié)點控制信號提供給所述多個TSV測試單元。
35.如權(quán)利要求34所述的層疊式半導(dǎo)體裝置， 其中，所述第三節(jié)點控制信號發(fā)生單元包括多個觸發(fā)器， 其中，所述多個觸發(fā)器被配置成與所述時鐘信號同步地接收和鎖存所述測試輸入信號；并且 其中，所述多個觸發(fā)器的鎖存值被提供給所述多個TSV測試單元作為所述第三節(jié)點控制信號。
36.如權(quán)利要求10所述的層疊式半導(dǎo)體裝置，其中，所述第一芯片包括 多個TSV，所述多個TSV包括所述第一 TSV ；以及 多個TSV測試單元，所述多個TSV測試單元每個被分配給所述多個TSV中的至少兩個，并以與所述第一 TSV測試單元相同的方式來配置。
37.如權(quán)利要求36所述的層疊式半導(dǎo)體裝置，其中，所述第一芯片還包括輸出單元，所述輸出單元被配置成接收和鎖存由所述多個TSV測試單元輸出的包括所述第一單測試結(jié)果的多個單測試結(jié)果，且響應(yīng)于時鐘信號來串行地輸出所述多個單測試結(jié)果。
38.如權(quán)利要求37所述的層疊式半導(dǎo)體裝置，其中，所述輸出單元包括 多個觸發(fā)器，所述多個觸發(fā)器串聯(lián)連接，且被配置成分別接收所述多個單測試結(jié)果。
39.如權(quán)利要求37所述的層疊式半導(dǎo)體裝置，其中，所述第一芯片還包括 焊盤，所述焊盤被配置成將所述輸出單元的輸出信號輸出給外部器件。
40.如權(quán)利要求10所述的層疊式半導(dǎo)體裝置，其中，所述第二芯片包括 多個TSV，所述多個TSV包括所述第二 TSV ；以及 多個TSV測試單元，所述多個TSV測試單元每個被分配給所述多個TSV中的至少兩個，且以與所述第二 TSV測試單元相同的方式來配置。
41.如權(quán)利要求40所述的層疊式半導(dǎo)體裝置，其中，所述第二芯片還包括 輸出單元，所述輸出單元被配置成接收和鎖存由所述多個TSV測試單元輸出的包括所述第二單測試結(jié)果的多個單測試結(jié)果，且響應(yīng)于時鐘信號來串行輸出所述多個單測試結(jié)果。
42.如權(quán)利要求41所述的層疊式半導(dǎo)體裝置，其中，所述輸出單元包括 多個觸發(fā)器，所述多個觸發(fā)器串聯(lián)連接，且被配置成分別接收所述多個單測試結(jié)果。
43.如權(quán)利要求41所述的層疊式半導(dǎo)體裝置，其中，所述第二芯片還包括 焊盤，所述焊盤被配置成將所述輸出單元的輸出信號輸出給外部器件。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，包括TSV，TSV被形成為與另一個芯片電連接；以及TSV測試單元，TSV測試單元被配置成檢查TSV的電容分量以產(chǎn)生TSV異常信號。
文檔編號H01L23/544GK102856297SQ20121005298
公開日2013年1月2日 申請日期2012年3月2日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者鄭椿錫, 李在眞 申請人:海力士半導(dǎo)體有限公司