專利名稱：故障冗余數(shù)據(jù)存儲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在集成電路中的數(shù)據(jù)存儲，還涉及在啟動或者復(fù)位期間，包括在上電 和存在著電壓電源噪聲的待機模式中，確保該數(shù)據(jù)存儲的初始狀態(tài)的完整性。
背景技術(shù)：
許多集成電路都包括觸發(fā)器或者鎖存器，這有助于執(zhí)行各種時序的邏輯功能。同 樣，靜態(tài)RAM也能夠用于構(gòu)成電路的功能。當(dāng)開啟集成電路的電源時，對于電路的正常操作 來說，很重要的是，這些存儲元件都假設(shè)具有確定的初始狀態(tài)并且在開始任何功能操作之 前將指定的數(shù)據(jù)進行正確的載入。如果在啟動的條件下存在著問題，則有可能使得存儲元 件的狀態(tài)從所希望的初始狀態(tài)空翻，并且會存儲不正確的數(shù)據(jù)，這樣就會在后續(xù)的器件操 作中產(chǎn)生錯誤。一般來說，經(jīng)常是難以知道存儲元件是否已經(jīng)正確地假設(shè)它們所希望的初 始狀態(tài)以及該數(shù)據(jù)已經(jīng)正確的載入，因為在器件操作中的功能性差錯有時是相當(dāng)敏感的。 因此，希望這些存儲元件至少部分能夠具有啟動條件問題的冗余以及在器件操作期間的電 壓電源噪聲的冗余，使得這些存儲元件仍能輸出正確的數(shù)值。本發(fā)明的目的是提供一種數(shù)據(jù)存儲電路，該數(shù)據(jù)存儲電路通常能夠在電路操作開 始之前的啟動過程中以及在存在著電壓電源噪聲的器件操作期間糾正集成電路的存儲元 件的初始狀態(tài)中所發(fā)生的差錯。

發(fā)明內(nèi)容
上述目的已經(jīng)可由故障冗余或容錯數(shù)據(jù)存儲電路達到，該故障冗余數(shù)據(jù)存儲電路 具有多個存儲元件，所有的時鐘控制采用共用的時鐘信號并且從共用的數(shù)據(jù)輸入端載入， 其中構(gòu)成了在存儲電路中的各個存儲元件，從而可以預(yù)先安排這些元件處于假設(shè)的初始狀 態(tài)中。存儲元件的輸出都是由邏輯門電路組合的，例如，可以采用AND(與)門邏輯門電路， 這些輸出構(gòu)成了存儲電路的總的數(shù)據(jù)輸出。各個存儲元件隨后就成為其它電路的多余元 件，它們的狀態(tài)可由邏輯門電路來輪詢或轉(zhuǎn)換。如果在啟動過程中或者引起一個或多個存儲元件假設(shè)一個錯誤狀態(tài)的操作中任 意信號線上存在著噪聲或故障，該問題將自動得到糾正，因為只要所有的存儲元件具有相 似的影響且都處于錯誤的狀態(tài)，則該邏輯門只能產(chǎn)生一個不正確的數(shù)據(jù)輸出數(shù)值。這里，啟 動包括上電期間，以及在電路已經(jīng)達到全功率且在開始任意操作以前的待機期間。故障冗 余電路繼續(xù)輸出較佳的初始狀態(tài)，直至通過有意將數(shù)據(jù)信號施加在共用的數(shù)據(jù)輸入線并且 將數(shù)據(jù)載入該存儲元件中迫使該存儲元件進入到相反的狀態(tài)。
附圖
簡要說明圖是本發(fā)明較佳實施例的方框電路圖。較佳實施例的詳細描述參照附圖，根據(jù)本發(fā)明的數(shù)據(jù)存儲電路具有兩個或者多個觸發(fā)器IO1，IO2，等等。其 它存儲元件，例如，鎖存器或者SRAM單元，部可以用于觸發(fā)器的位置上。存儲元件的一項重要特征是所構(gòu)成的存儲元件假設(shè)處于上電或者集成電路的任 何功能操作開始之前的較佳狀態(tài)。眾所周知，在現(xiàn)有技術(shù)中，對于上述存儲元件類型的各 個存儲元件來說，如何實現(xiàn)這些狀態(tài)都是已知的。例如，在本文所示的觸發(fā)器的情形中，眾 所周知，觸發(fā)器是由包括交叉耦合的反相器對所構(gòu)成的，因此在正常的上電條件下，反相器 的上拉和下拉晶體管可以具有相對較大的尺寸，使之可以基本上以大于50% (例如，達到 90%)的幾率支持觸發(fā)器的0輸出狀態(tài)。然而，在異常的上電或待機條件下，例如，在存儲 元件的一個或多個信號輸入線上存在著噪聲或波動時，可以假設(shè)它們處于相反的狀態(tài)。各個存儲元件IO1, IO2，都具有時鐘輸入、數(shù)據(jù)輸入和數(shù)據(jù)輸出。它們也可以具有 復(fù)位輸入，但沒有顯示。所有存儲元件的時鐘輸入都連接著可接受時鐘信號CK的共用時鐘 線12。所有存儲元件的數(shù)據(jù)輸入也同樣連接著可在初始上電之后接受數(shù)據(jù)輸入信號Din的 共用數(shù)據(jù)輸入線14。任何其它輸入，例如，復(fù)位信號，也同樣可以由存儲元件以共用的方式 接受。所有存儲元件IO1, IO2等的輸出Q都連接著一個與邏輯門電路16 (該邏輯門可以 采用NAND門和反相器構(gòu)成)的各個輸入。與邏輯門電路16輸出0邏輯數(shù)值，除非所有的 輸入都處于1邏輯數(shù)值。如果存儲元件構(gòu)成可支持0初始數(shù)值，則除非在存儲電路中的所 有存儲元件都空翻至1邏輯數(shù)值，否則邏輯門輸出20將處于0。假設(shè)各個觸發(fā)器的狀態(tài)分別受到異常條件的影響，則各個觸發(fā)器在這樣的條件下 只有10%出錯空翻至1狀態(tài)的機會意味著兩個觸發(fā)器只有都空翻至1狀態(tài)的機會，以 及三個觸發(fā)器只有0. 都空翻至1狀態(tài)的機會，等等。各個觸發(fā)器都可以作為其它觸發(fā) 器的多余存儲器使用，以確保所希望的初始輸出。在存儲電路中的存儲元件(觸發(fā)器，鎖存 器，SRAM單元等等)的數(shù)量是有利于在啟動時序中的冗余差錯糾正和各個附加存儲元件的 附加空間與功率需要之間的折衷。典型的是，每個存儲電路采用兩個觸發(fā)器就足夠了。值得注意的是，上電性能是“弱”模擬性能，它適用于當(dāng)電源電壓逐步上升至它的 正常工作電壓時有效地定義存儲元件的初始狀態(tài)。當(dāng)數(shù)據(jù)隨后寫入時，該寫入會使存儲元 件的初始性能過功率，該寫入是數(shù)字處理過程。在待機和具它非寫入模式過程中，本發(fā)明是 十分有效的，以便于確保在存儲狀態(tài)中的完整性。
權(quán)利要求
1.一種故障冗余數(shù)據(jù)存儲電路，包括多個存儲元件，各個存儲元件經(jīng)配置以在上電或者復(fù)位時假設(shè)一個邏輯值0，各個存儲 元件具有時鐘輸入、數(shù)據(jù)輸入和數(shù)據(jù)輸出，所有的所述存儲元件的時鐘輸入都連接著共用 的時鐘輸入線，所有的所述存儲元件的數(shù)據(jù)輸入都連接著數(shù)據(jù)存儲電路的共用的數(shù)據(jù)信號 線；以及，一個邏輯門電路，它具有一組連接著所有所述存儲元件的各個數(shù)據(jù)輸出的輸入，所述 邏輯門電路具有一個輸出以在所述上電或者復(fù)位時提供一個邏輯值0，除非所有的存儲元 件在所述上電或者復(fù)位時都故障。
2.如權(quán)利要求1所述的電路，其特征在于，所述邏輯門電路是與門。
3.如權(quán)利要求1所述的電路，其中在所述上電或者復(fù)位時，如果多于一個少于所述存 儲元件總數(shù)目的存儲元件具有邏輯值1，則所述邏輯門的輸出具有邏輯值0。
4.如權(quán)利要求1所述的電路，其特征在于，所述存儲元件的數(shù)量是2。
5.如權(quán)利要求1所述的電路，其特征在于，所述存儲元件選自觸發(fā)器、鎖存器和RAM單 元所構(gòu)成的組。
6.一種故障冗余數(shù)據(jù)存儲電路，包括一對觸發(fā)器，兩個觸發(fā)器都規(guī)定晶體管的尺寸使所述觸發(fā)器在上電或者復(fù)位后并且在 開始功能操作之前能夠呈現(xiàn)首選的初始狀態(tài)，兩個觸發(fā)器都具有時鐘輸入、數(shù)據(jù)輸入和數(shù) 據(jù)輸出，兩個觸發(fā)器的時鐘輸入都連接著共用的時鐘信號線，兩個觸發(fā)器的數(shù)據(jù)輸入部連 接著數(shù)據(jù)存儲電路的共用數(shù)據(jù)輸入線；以及，一個邏輯與門電路，它僅具有一對連接著兩個觸發(fā)器各自的數(shù)據(jù)輸出的輸入并具有一 個輸出，所述邏輯與門具有一個輸出端以輸出對應(yīng)于所述首選初始狀態(tài)的輸出，除非在上 電或者復(fù)位時兩個觸發(fā)器都故障，直至通過在所述共用數(shù)據(jù)輸入線上施加信號改變所述觸 發(fā)器的狀態(tài)。
7.如權(quán)利要求1所述的電路，其特征在于所述首選初始狀態(tài)是一個邏輯值0。
全文摘要
一種故障冗余數(shù)據(jù)存儲電路，它適用于集成電路，即使在存在著影響輸入存儲電路的一個或多個信號的異常啟動條件下，它仍可以高的幾率產(chǎn)生指定的初始輸出狀態(tài)(Dout)。存儲電路包括多個存儲元件(101，102，...)，例如，觸發(fā)器、鎖存器或者靜態(tài)RAM單元，各個存儲元件都可以作為其它存儲元件的多余元件。所構(gòu)成的存儲元件都可正常假設(shè)具有較佳的初始狀態(tài)。所有的存儲元件采用一個共用的時鐘線(12)作為時鐘，并且可以從存儲電路的共用數(shù)據(jù)輸入線(14)載入它們的數(shù)據(jù)輸入(D)。邏輯門電路16)，例如，一個與門電路，可以組合存儲元件的輸出(Q)并輸出正確的初始狀態(tài)，除非所有存儲元件突然處于錯誤的狀態(tài)，這是一種極小幾率的事件。
文檔編號H01LGK102135924SQ201110069440
公開日2011年7月27日 申請日期2004年5月11日 優(yōu)先權(quán)日2003年6月2日
發(fā)明者P·S·吳 申請人:愛特梅爾公司