專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備晶體管的半導(dǎo)體裝置。
背景技術(shù)：
SiC (碳化硅)半導(dǎo)體在絕緣擊穿耐性和熱傳導(dǎo)率等方面較為優(yōu)異，作為適合用于混合動(dòng)力汽車的逆變器等的半導(dǎo)體備受關(guān)注。例如，使用了SiC 半導(dǎo)體的逆變器具有 M0SFET(Metal Oxide Semiconductor Field Effect Transistor)。這種SiC半導(dǎo)體裝置包括SiC基板、在SiC基板上層疊的N型 SiC外延層。在SiC外延層的表層部，彼此空出間隔形成多個(gè)P型的主體區(qū)域(阱區(qū)域)。 在各主體區(qū)域的表層部，與主體區(qū)域的周緣空出間隔形成N型的源極區(qū)域。在SiC外延層上，形成由N型多晶硅(摻雜了N型雜質(zhì)之后的多晶硅)構(gòu)成的柵極電極。柵極電極隔著柵極氧化膜與主體區(qū)域的周緣和源極區(qū)域的周緣之間的區(qū)域(溝道區(qū)域)對置。在源極區(qū)域的內(nèi)側(cè)，P+型的主體接觸區(qū)域在深度方向貫穿源極區(qū)域形成。在SiC外延層上，形成層間絕緣膜。柵極電極被層間絕緣膜覆蓋。在層間絕緣膜上，形成源極電極。源極電極經(jīng)由在層間絕緣膜上選擇性形成的接觸孔連接于源極區(qū)域和主體接觸區(qū)域。在源極電極接地，對在SiC基板的背面形成的漏極電極被施加正電壓的狀態(tài)下， 通過對柵極電極施加閾值以上的電壓，由此在主體區(qū)域中的與柵極氧化膜的界面附近形成溝道，在源極電極與漏極電極之間流過電流。專利文獻(xiàn)1 JP特開2002-100771號公報(bào)專利文獻(xiàn)2 JP特開2007-66959號公報(bào)在這種半導(dǎo)體裝置中，通過元件間距(cell pitch)和柵極的微細(xì)化，能夠降低 MOSFET的導(dǎo)通阻抗。不過，隨著元件間距的微細(xì)化，彼此相鄰的主體區(qū)域間的間隔變小，由于從主體區(qū)域與SiC外延層(漂移區(qū)域)之間的界面展寬的耗盡層，該主體區(qū)域間的電流路徑變窄。因此，所謂的寄生JFET電阻增大。因而，通過微細(xì)化來降低導(dǎo)通電阻受到限制。此外，為了改善MOSFET的導(dǎo)通電阻(溝道遷移率)，只要降低形成溝道的主體區(qū)域的表面附近的P型雜質(zhì)濃度即可。但是，當(dāng)降低主體區(qū)域的表面附近的P型雜質(zhì)濃度時(shí)，在 MOSFET截止的狀態(tài)下(柵極電壓=0V)，在源極電極與漏極電極之間流過的漏極泄露電流增大。為此，在現(xiàn)有的SiC半導(dǎo)體裝置中，當(dāng)SiC半導(dǎo)體裝置處于150°C以上的高溫時(shí)，將會流過幾百μ A的漏極泄露電流。此外，僅僅是在源極區(qū)域和主體接觸區(qū)域的表面直接接觸源極電極的金屬材料 (例如，Al (鋁))，無法得到歐姆接觸，或者其接觸界面的電阻(接觸電阻)非常大。因此，本發(fā)明者為了獲得低電阻的歐姆接觸，研究出了如下的方法，在源極區(qū)域和主體接觸區(qū)域上蒸鍍含有關(guān)鍵元素(例如，Ni(鎳)、Α1等)的歐姆金屬之后，在1000°C的高溫下進(jìn)行熱處理(PDA:Post Deposition Anneal)從而形成反應(yīng)層，在歐姆金屬(反應(yīng)層)上形成源極電極。然而，在該方法中，由于需要1000°C的高溫下的熱處理，因此制造成本變高。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種超越通過微細(xì)化來降低導(dǎo)通電阻的限制，從而進(jìn)一步降低導(dǎo)通電阻的半導(dǎo)體裝置。此外，本發(fā)明的另一目的在于提供一種能夠降低導(dǎo)通電阻和漏極泄露電流雙方的半導(dǎo)體裝置。此外，本發(fā)明的再一目的在于提供一種不必進(jìn)行熱處理就能夠獲得低電阻的歐姆接觸的半導(dǎo)體裝置。用于實(shí)現(xiàn)上述目的的本發(fā)明的半導(dǎo)體裝置包括第1導(dǎo)電型的半導(dǎo)體層；第2導(dǎo)電型的多個(gè)主體區(qū)域，在從所述半導(dǎo)體層的表面至厚度方向的中間部的區(qū)域，在與所述厚度方向垂直的方向空出間隔形成；第1導(dǎo)電型源極區(qū)域，在各主體區(qū)域的表層部，與所述主體區(qū)域的周緣空出間隔形成；柵極絕緣膜，在所述半導(dǎo)體層上形成；和柵極電極，在所述柵極絕緣膜上形成，在所述半導(dǎo)體層中，通過從其表面向下挖掘，形成橫跨在彼此相鄰的2個(gè)所述源極區(qū)域之間的槽，由所述柵極絕緣膜覆蓋所述槽的內(nèi)面，所述柵極電極具有與所述半導(dǎo)體層的表面對置的表面對置部以及在所述槽中埋設(shè)的埋設(shè)部。在該半導(dǎo)體裝置中，在半導(dǎo)體層(漂移區(qū)域)與源極區(qū)域之間施加電壓的狀態(tài)下， 柵極電極的電位(柵極電壓)被控制，由此在半導(dǎo)體層中的與柵極絕緣膜的界面附近形成溝道，從而在半導(dǎo)體層中流過電流。在半導(dǎo)體層中，形成橫跨在彼此相鄰的2個(gè)源極區(qū)域之間的槽。槽的內(nèi)面由柵極絕緣膜覆蓋。并且，柵極電極具有夾著柵極絕緣膜與半導(dǎo)體層的表面對置的表面對置部以及在槽中埋設(shè)的埋設(shè)部。因此，溝道不僅形成在半導(dǎo)體層的表面附近，還形成在槽的側(cè)面以及底面附近。這樣，與具備平坦柵極型VDMI SFET (Vertical Double diffused Metal Insulator Semiconductor Field Effect Transistor)的結(jié)構(gòu)相比，能夠擴(kuò)大溝道寬度。 其結(jié)果，能夠超越通過微細(xì)化降低導(dǎo)通電阻的限制，從而進(jìn)一步降低導(dǎo)通電阻。優(yōu)選所述槽形成多個(gè)。由此，能夠進(jìn)一步擴(kuò)大溝道寬度。優(yōu)選槽的深度小于主體區(qū)域的深度，進(jìn)而優(yōu)選小于源極區(qū)域的深度。由于在槽的深度小于源極區(qū)域的深度的情況下，溝道沿著槽的底面形成，因此能夠?qū)崿F(xiàn)導(dǎo)通電阻的進(jìn)一步降低。此外，所述半導(dǎo)體層可以是SiC外延層，在這種情況下，優(yōu)選SiC外延層的表面是 SiC結(jié)晶的(0001)面或(000-1)面。此外，優(yōu)選將所述主體區(qū)域和所述源極區(qū)域各包含一個(gè)的單位元件在俯視下以格子狀配置，所述源極區(qū)域在該主體區(qū)域的表層部上與該主體區(qū)域的周緣空出間隔形成。 在這種情況下優(yōu)選所述槽按照使彼此相鄰的所述單位元件的所述源極區(qū)域在側(cè)面露出的方式形成，所述柵極電極被設(shè)置成橫跨在所述槽內(nèi)彼此相對的2個(gè)所述源極區(qū)域之間。此外，用于實(shí)現(xiàn)本發(fā)明的目的的半導(dǎo)體裝置包括N型半導(dǎo)體層，由SiC組成；P型區(qū)域，在所述N型半導(dǎo)體層的表層部選擇性地形成；N型區(qū)域，在所述P型區(qū)域的表層部上， 與P型區(qū)域的周緣空出間隔形成；柵極絕緣膜，在所述N型半導(dǎo)體層上形成；和柵極電極， 在所述柵極絕緣膜上形成，與所述P型區(qū)域的周緣和所述N型區(qū)域之間的部分對置。
在N型區(qū)域與N型半導(dǎo)體層的基層部之間施加正電壓的狀態(tài)下，對柵極電極施加閾值電壓，由此，在P型區(qū)域中的與柵極絕緣膜的界面附近形成溝道，在N型區(qū)域與N型半導(dǎo)體層之間流過電流(導(dǎo)通電流)。并且，在本發(fā)明的半導(dǎo)體裝置中，P型區(qū)域的表層部具體而言P型區(qū)域中的以柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的P型雜質(zhì)濃度被控制在 IXlO18cnT3以下。由此，能夠提高P型區(qū)域中形成的溝道中的電子遷移率(溝道遷移率)， 能夠降低由SiC半導(dǎo)體裝置的各部構(gòu)成的MISFET (Metal Insulator Semiconductor Field Effect Transistor)的導(dǎo)通電阻。此外，在本發(fā)明的其他方式的半導(dǎo)體裝置中，P型區(qū)域通過300keV以上的注入能量和4X IO13CnT2以上的劑量的一級離子注入法來形成。由此，P型區(qū)域中的以柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的P型雜質(zhì)濃度必然為IX IO18CnT3以下。因此，與上述半導(dǎo)體裝置同樣，能夠提高P型區(qū)域中形成的溝道中的電子遷移率，能夠降低由SiC半導(dǎo)體裝置的各部構(gòu)成的MISFET的導(dǎo)通電阻。并且，在這些的SiC半導(dǎo)體裝置中，柵極電極由P型多晶硅(摻雜了 P型雜質(zhì)的多晶硅)組成。N型多晶硅的功函數(shù)(work function)約為4. leV。相對于此，P型多晶硅的功函數(shù)約為5. IeV0因此，在柵極電極的材料中采用P型多晶硅，由此與采用N型多晶硅的結(jié)構(gòu)相比能夠?qū)ISFET的閾值電壓提升約IV。其結(jié)果，能夠降低在MISFET截止的狀態(tài)下流過N型半導(dǎo)體層的漏電流(漏極泄露電流)。優(yōu)選作為柵極電極的材料的P型多晶硅是按照5X IO14CnT2以上、5X IO15CnT2以下的劑量摻雜了硼⑶之后的多晶硅。在B的劑量低于5X1014cm_2的情況下，柵極電極的薄片電阻過大。另一方面，當(dāng)B的摻雜量超過5 X IO15CnT2時(shí)，柵極電極中的B擴(kuò)散至柵極絕緣膜中，有可能在柵極電極與P型區(qū)域之間產(chǎn)生漏電流。其中，由于相對于N型多晶硅的薄片電阻為20 Ω / □左右，P型多晶硅的薄片電阻約為70 Ω / □ 100 Ω / □，因此在采用從有助于與外部電連接的柵極墊布設(shè)由P型多晶硅組成的柵極電極的結(jié)構(gòu)時(shí)，有可能因柵極信號延遲而產(chǎn)生MISFET的開關(guān)延遲。因此，SiC半導(dǎo)體裝置優(yōu)選具備柵極指，該柵極指在N型半導(dǎo)體層上形成，由金屬材料組成，與柵極墊以及柵極電極電連接。也就是說，優(yōu)選柵極墊與柵極電極通過由金屬材料組成的柵極指連接。由此，能夠避免因柵極信號延遲而產(chǎn)生開關(guān)延遲的問題。此外，用于實(shí)現(xiàn)本發(fā)明的目的的半導(dǎo)體裝置，包括半導(dǎo)體層，由SiC組成；N型的第1雜質(zhì)區(qū)域，在所述半導(dǎo)體層的表層部上選擇性地形成；P型的第2雜質(zhì)區(qū)域，在所述半導(dǎo)體層的表層部上以與所述第1雜質(zhì)區(qū)域相鄰且被所述第1雜質(zhì)區(qū)域包圍的方式選擇性地形成；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及第2雜質(zhì)區(qū)域上而形成，在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有P型雜質(zhì)。在第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上的濃度含有P型雜質(zhì)，由此即便在歐姆金屬形成后不進(jìn)行熱處理，N型的第1雜質(zhì)區(qū)域自不用說，即便是P型的第2雜質(zhì)區(qū)域也能夠得到低電阻的歐姆接觸。不進(jìn)行熱處理就得到該低電阻的歐姆接觸的機(jī)制尚不明確，但由于在第2雜質(zhì)區(qū)域的表層部中含有過剩的P型雜質(zhì)，因此推測即便不進(jìn)行熱處理也會通過該過剩的P型雜質(zhì)與SiC中的Si (硅)的化合而生成硅化物。由于不需要用于獲得低電阻的歐姆接觸的熱處理，因此與現(xiàn)有的SiC半導(dǎo)體裝置相比，能夠降低制造中所需的成本和時(shí)間。在所述半導(dǎo)體裝置中，優(yōu)選在距離第2雜質(zhì)區(qū)域的表面的深度為50nm ioonm(500 A 1000 A )的部分中，以針對SiC的固溶限以上含有P型雜質(zhì)。此外，優(yōu)選在距離第2雜質(zhì)區(qū)域的表面的深度為100nm( 1000 A )以上的部分中， 以低于針對SiC的固溶限含有所述P型雜質(zhì)。即便在在距離第2雜質(zhì)區(qū)域的表面的深度為 IOOnm以上的部分中含有過剩的P型雜質(zhì)，該過剩的P型雜質(zhì)也不會有助于降低接觸電阻。 因此，省去了直至這種深度的部分高濃度地?fù)诫sP型雜質(zhì)的浪費(fèi)，能夠進(jìn)一步降低SiC的制造中所需的成本和時(shí)間。此外，在第2雜質(zhì)區(qū)域的表層部中，也可以含有多于2X102°cm-3的P型雜質(zhì)。由于在第2雜質(zhì)區(qū)域的表層部中切實(shí)地含有過剩的P型雜質(zhì)，因此不進(jìn)行熱處理也能夠針對第2雜質(zhì)區(qū)域可靠地獲得低電阻的歐姆接觸(ohmic contact)。此外，優(yōu)選第2雜質(zhì)區(qū)域具有通過多級離子注入法形成的雜質(zhì)濃度分布 (profile)。只要是多級離子注入法，在距離第2雜質(zhì)區(qū)域的表面深度為50nm IOOnm的部分，就能夠容易以針對SiC固溶限以上注入P型雜質(zhì)。此外，P型雜質(zhì)只要是III族原子即可，例如可以是Al。此外，優(yōu)選第1雜質(zhì)區(qū)域的表層部中的N型雜質(zhì)的濃度在1 X 102°cm_3 5X 102°cm_3 的范圍內(nèi)。通過控制在這種濃度，能夠可靠地獲得針對N型的第1雜質(zhì)區(qū)域的低電阻歐姆接觸。在這種情況下，優(yōu)選所述第1雜質(zhì)區(qū)域的表層部中的N型雜質(zhì)的濃度具有盒型的雜質(zhì)濃度分布。歐姆金屬(ohmic metal)既可以具有單層構(gòu)造也可以具有層疊構(gòu)造，該單層構(gòu)造由從Ti、TiN、Ni、Al、Ta、TaN、W和WN的組中選擇的一種材料組成，該層疊構(gòu)造層疊了由從所述組中選擇多種的各材料組成的層。此外，用于實(shí)現(xiàn)本發(fā)明的目的的半導(dǎo)體裝置包括第1導(dǎo)電型的半導(dǎo)體層，由SiC 組成；第2導(dǎo)電型區(qū)域，在所述半導(dǎo)體層的表層部，在與所述半導(dǎo)體層的深度方向垂直的方向空出間隔形成；第1導(dǎo)電型的第1雜質(zhì)區(qū)域，在各個(gè)所述第2導(dǎo)電型區(qū)域的表層部上，與所述第2導(dǎo)電型區(qū)域的周緣空出間隔形成；第2導(dǎo)電型的第2雜質(zhì)區(qū)域，在各個(gè)所述第2導(dǎo)電型區(qū)域的表層部上，以被所述第1雜質(zhì)區(qū)域包圍的方式形成；柵極絕緣膜，在所述半導(dǎo)體層上形成；柵極電極，在所述柵極絕緣膜上形成，與所述第2導(dǎo)電型區(qū)域中的其周緣和所述第1雜質(zhì)區(qū)域之間的部分對置，且橫跨在彼此相鄰的2個(gè)所述第1雜質(zhì)區(qū)域之間；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及所述第2雜質(zhì)區(qū)域上而形成，所述第2導(dǎo)電型區(qū)域中的以所述柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的雜質(zhì)濃度為 IXlO18Cm-3以下，在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有第2導(dǎo)電型雜質(zhì)，在所述半導(dǎo)體層中，通過從其表面向下挖掘，形成橫跨在彼此相鄰的2個(gè)所述第 1雜質(zhì)區(qū)域之間的槽，由所述柵極絕緣膜覆蓋所述槽的內(nèi)面，所述柵極電極具有與所述半導(dǎo)體層的表面對置的表層對置部以及在所述槽中埋設(shè)的埋設(shè)部。根據(jù)該結(jié)構(gòu)，溝道不僅形成在半導(dǎo)體層的表面附近，還形成在槽的側(cè)面以及底面附近。因此，能夠超越通過微細(xì)化來降低導(dǎo)通電阻的限制，可進(jìn)一步降低導(dǎo)通電阻。此外， 第2導(dǎo)電型區(qū)域中的以柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的雜質(zhì)濃度被控制在IXlO18Cnr3以下。由此，能夠提高在第2導(dǎo)電型區(qū)域中形成的溝道中的
9電子的遷移率(溝道遷移率)，能夠降低由SiC半導(dǎo)體裝置的各部構(gòu)成的MISFET的導(dǎo)通電阻。再有，在第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上的濃度含有第2導(dǎo)電型雜質(zhì)，由此即便在歐姆金屬形成后不進(jìn)行熱處理，第1雜質(zhì)區(qū)域自不用說，即便對于第2雜質(zhì)區(qū)域也能夠獲得低電阻的歐姆接觸。再有，用于實(shí)現(xiàn)本發(fā)明的目的的半導(dǎo)體裝置，包括第1導(dǎo)電型的半導(dǎo)體層，由SiC 組成；第2導(dǎo)電型區(qū)域，在所述半導(dǎo)體層的表層部選擇性地形成；第1導(dǎo)電型的第1雜質(zhì)區(qū)域，在所述第2導(dǎo)電型區(qū)域的表層部上，與所述第2導(dǎo)電型區(qū)域的周緣空出間隔形成；第2 導(dǎo)電型的第2雜質(zhì)區(qū)域，在所述第2導(dǎo)電型區(qū)域的表層部上，以被所述第1雜質(zhì)區(qū)域包圍的方式形成；柵極絕緣膜，在所述半導(dǎo)體層上形成；柵極電極，在所述柵極絕緣膜上形成，與所述第2導(dǎo)電型區(qū)域中的其周緣和所述第1雜質(zhì)區(qū)域之間的部分對置；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及所述第2雜質(zhì)區(qū)域上而形成，所述第2導(dǎo)電型區(qū)域中的以所述柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的雜質(zhì)濃度為IXlO18cnT3以下，在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有第2導(dǎo)電型雜質(zhì)。根據(jù)該結(jié)構(gòu)，第2導(dǎo)電型區(qū)域中的以柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的雜質(zhì)濃度被控制在IXlO18cnT3以下。由此，能夠提高在第2導(dǎo)電型區(qū)域中形成的溝道中的電子的遷移率(溝道遷移率)，能夠降低由SiC半導(dǎo)體裝置的各部構(gòu)成的MISFET的導(dǎo)通電阻。再有，在第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上的濃度含有第2導(dǎo)電型雜質(zhì)，由此即便在歐姆金屬形成后不進(jìn)行熱處理，第1雜質(zhì)區(qū)域自不用說，即便對于第2雜質(zhì)區(qū)域也能夠獲得低電阻的歐姆接觸。


圖1是本發(fā)明的第1實(shí)施方式所涉及的半導(dǎo)體裝置的示意俯視圖。圖2是圖1的由虛線圓II包圍的部分的主要部分放大圖。圖3A是圖2所示的半導(dǎo)體裝置的截?cái)嗑€A-A處的示意剖視圖。圖;3B是圖2所示的半導(dǎo)體裝置的截?cái)嗑€B-B處的示意剖視圖。圖3C是圖2所示的半導(dǎo)體裝置的截?cái)嗑€C-C處的示意剖視圖。圖4A是用于說明圖2所示的半導(dǎo)體裝置的制造方法的示意剖視圖，表示與圖3A 的截?cái)嗝嫦嗤慕財(cái)嗝?。圖4B是用于說明圖2所示的半導(dǎo)體裝置的制造方法的示意剖視圖，表示與圖:3B 的截?cái)嗝嫦嗤慕財(cái)嗝妗D4C是用于說明圖2所示的半導(dǎo)體裝置的制造方法的示意剖視圖，表示與圖3C 的截?cái)嗝嫦嗤慕財(cái)嗝妗D5A是表示圖4A的下一個(gè)工序的示意剖視圖。圖5B是表示圖4B的下一個(gè)工序的示意剖視圖。圖5C是表示圖4C的下一個(gè)工序的示意剖視圖。圖6A是表示圖5A的下一個(gè)工序的示意剖視圖。圖6B是表示圖5B的下一個(gè)工序的示意剖視圖。圖6C是表示圖5C的下一個(gè)工序的示意剖視圖。圖7A是表示圖6A的下一個(gè)工序的示意剖視圖。
圖7B是表示圖6B的下一個(gè)工序的示意剖視圖。圖7C是表示圖6C的下一個(gè)工序的示意剖視圖。圖8A是表示圖7A的下一個(gè)工序的示意剖視圖。圖8B是表示圖7B的下一個(gè)工序的示意剖視圖。圖8C是表示圖7C的下一個(gè)工序的示意剖視圖。圖9A是表示圖8A的下一個(gè)工序的示意剖視圖。圖9B是表示圖8B的下一個(gè)工序的示意剖視圖。圖9C是表示圖8C的下一個(gè)工序的示意剖視圖。圖IOA是表示圖9A的下一個(gè)工序的示意剖視圖。圖IOB是表示圖9B的下一個(gè)工序的示意剖視圖。圖IOC是表示圖9C的下一個(gè)工序的示意剖視圖。圖IlA是表示圖IOA的下一個(gè)工序的示意剖視圖。圖IlB是表示圖IOB的下一個(gè)工序的示意剖視圖。圖IlC是表示圖IOC的下一個(gè)工序的示意剖視圖。圖12A是表示圖IlA的下一個(gè)工序的示意剖視圖。圖12B是表示圖IlB的下一個(gè)工序的示意剖視圖。圖12C是表示圖IlC的下一個(gè)工序的示意剖視圖。圖13A是表示圖12A的下一個(gè)工序的示意剖視圖。圖13B是表示圖12B的下一個(gè)工序的示意剖視圖。圖13C是表示圖12C的下一個(gè)工序的示意剖視圖。圖14是表示本發(fā)明的第2實(shí)施方式所涉及的半導(dǎo)體裝置的構(gòu)造的示意剖視圖。圖15是本發(fā)明的第3實(shí)施方式所涉及的半導(dǎo)體裝置的示意俯視圖。圖16是圖15所示的半導(dǎo)體裝置的截?cái)嗑€II-II處的示意剖視圖。圖17是圖15所示的半導(dǎo)體裝置的截?cái)嗑€III-III處的示意剖視圖。圖18A是用于說明圖16所示的半導(dǎo)體裝置的制造方法的示意剖視圖。圖18B是表示圖18A的下一個(gè)工序的示意剖視圖。圖18C是表示圖18B的下一個(gè)工序的示意剖視圖。圖18D是表示圖18C的下一個(gè)工序的示意剖視圖。圖18E是表示圖18D的下一個(gè)工序的示意剖視圖。圖18F是表示圖18E的下一個(gè)工序的示意剖視圖。圖18G是表示圖18F的下一個(gè)工序的示意剖視圖。圖19是本發(fā)明的第4實(shí)施方式所涉及的半導(dǎo)體裝置的示意俯視圖。圖20是圖19所示的截?cái)嗑€II-II處的半導(dǎo)體裝置的示意剖視圖。圖21A是用于說明半導(dǎo)體裝置的制造方法的示意剖視圖。圖21B是表示圖21A的下一個(gè)工序的示意剖視圖。圖21C是表示圖21B的下一個(gè)工序的示意剖視圖。圖21D是表示圖21C的下一個(gè)工序的示意剖視圖。圖21E是表示圖21D的下一個(gè)工序的示意剖視圖。圖21F是表示圖21E的下一個(gè)工序的示意剖視圖。
圖21G是表示圖21F的下一個(gè)工序的示意剖視圖。圖22是表示實(shí)施例1所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖23是表示實(shí)施例2所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖M是表示實(shí)施例3所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖25是表示實(shí)施例4所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖沈是表示實(shí)施例5所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖27是表示實(shí)施例6所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖觀是表示實(shí)施例7所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖四是表示實(shí)施例8所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖30是表示實(shí)施例9所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖31是表示實(shí)施例10所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖32是表示實(shí)施例11所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖33是表示實(shí)施例12所涉及的P型區(qū)域的雜質(zhì)濃度分布的曲線。圖34是表示使用了實(shí)施例1 12的構(gòu)造物的SiC半導(dǎo)體裝置中的導(dǎo)通電阻和閾值電壓的測量結(jié)果的表。圖35是表示使用了實(shí)施例1 12的構(gòu)造物的SiC半導(dǎo)體裝置中的導(dǎo)通電阻的測量結(jié)果的曲線。圖36是表示使用了實(shí)施例1 12的構(gòu)造物的SiC半導(dǎo)體裝置中的閾值電壓的測量結(jié)果的曲線。圖37是表示使用了實(shí)施例10的構(gòu)造物的SiC半導(dǎo)體裝置中的漏極泄露電流的測量結(jié)果的曲線。圖38是表示比較例1的SiC半導(dǎo)體裝置中的漏極泄露電流的測量結(jié)果的曲線。圖39是表示實(shí)施例13所涉及的P+區(qū)域的雜質(zhì)濃度分布的曲線。圖40是表示實(shí)施例2 3所涉及的P+區(qū)域的雜質(zhì)濃度分布的曲線。圖41是表示實(shí)施例13以及比較例2 3的構(gòu)造物中的I_V特性的曲線。
具體實(shí)施例方式以下，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。圖1是本發(fā)明的第1實(shí)施方式所涉及的半導(dǎo)體裝置的示意俯視圖。半導(dǎo)體裝置1在俯視下形成為正方形形狀，在其表面?zhèn)刃纬捎袑娱g絕緣膜2。在層間絕緣膜2上形成源極電極3、柵極墊4和柵極指5。源極電極3被配置成形成為在俯視下為正方形形狀，該正方形形狀在其中央部分具有從第1側(cè)沿6至第1側(cè)沿6所對置的第2側(cè)沿7按照俯視下為凹狀的方式被除去的區(qū)域(除去區(qū)域10)，各側(cè)沿分別與半導(dǎo)體裝置1的側(cè)沿平行。柵極墊4在俯視下形成為正方形形狀，在源極電極3的凹狀的除去區(qū)域10的開放部分附近，相對于源極電極3空出間隔以非接觸的方式設(shè)置。柵極指5在本實(shí)施方式中與柵極墊4 一體地形成三根。三根的柵極指5從源極電極3的除去區(qū)域10的開放側(cè)朝向其相反側(cè)，在除去區(qū)域10內(nèi)、以及與源極電極10的第1 側(cè)沿6垂直的第3側(cè)沿8和第4側(cè)沿9的外側(cè)各設(shè)置1根，彼此平行地延伸，相對于源極電極3空出間隔以非接觸的方式設(shè)置。柵極墊4和柵極指5由相同的金屬材料組成。優(yōu)選柵極墊4和柵極指5由與源極電極3相同的金屬材料例如主要成分含有Al的金屬材料組成。源極電極3、柵極墊4和柵極指5由相同的金屬材料組成的情況下，在層間絕緣層2的整個(gè)表面區(qū)域上形成由該金屬材料組成的膜，通過使該膜圖案化，由此能夠形成源極電極3、柵極墊4以及柵極指5。在源極電極3的下方，由以下所說明的各部組成的VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)白勺單位7Π件C，按照在俯視下為矩陣狀(格子狀)的方式排列設(shè)置多個(gè)。圖2是圖1的由虛線圓II包圍的部分的主要部分放大圖，示出4個(gè)單位元件C。 圖3A是圖2所示的半導(dǎo)體裝置的截?cái)嗑€A-A處的示意剖視圖。圖:3B是圖2所示的半導(dǎo)體裝置的截?cái)嗑€B-B處的示意剖視圖。圖3C是圖2所示的半導(dǎo)體裝置的截?cái)嗑€C-C處的示意剖視圖。此外，在各剖視圖中，為了使圖面簡化，僅在由導(dǎo)電材料組成的部分附上了陰影。半導(dǎo)體裝置1具備在SiC基板(未圖示)上層疊的SiC外延層12。SiC外延層12 由于摻雜了 N型雜質(zhì)，由此示出N型的導(dǎo)電型。在本實(shí)施方式中，SiC外延層12的厚度約為7 μ m，SiC外延層12的N型雜質(zhì)濃度為1 X IO16CnT3。在SiC外延層12的表層部，形成多個(gè)主體區(qū)域13。各主體區(qū)域13，呈現(xiàn)P型的導(dǎo)電型，被在從SiC外延層12的表面對至深度方向的中間部的區(qū)域，相對于其他主體區(qū)域13 在與SiC外延層12的厚度方向垂直的方向空出間隔而形成。在本實(shí)施方式中，主體區(qū)域13 的深度為5 OOOA 6 500 A (500nm 650nm)。并且，主體區(qū)域13通過作為P型雜質(zhì)的Al的一級離子注入法來形成，以后述的柵極絕緣膜16的厚度方向的中央為基準(zhǔn)的深度為1 0 0 0 A(IOOnm)以下部分的P型雜質(zhì)濃度具有1X IO18cnT3以下的雜質(zhì)濃度分布。在各主體區(qū)域13的表層部，與主體區(qū)域13的周緣空出間隔地形成源極區(qū)域14。 源極區(qū)域14與SiC外延層12相比高濃度地?fù)诫sN型雜質(zhì)，由此呈現(xiàn)N+型的導(dǎo)電型。在本實(shí)施方式中，源極區(qū)域14的深度約為2 50 0 AO50nm)。并且，通過作為N型雜質(zhì)的 P(磷)的多級離子注入法來形成源極區(qū)域14，該源極區(qū)域14具有距離其表面的深度為1 0
0A 2 5 0 0 A (IOnm 250nm)的部分的N型雜質(zhì)濃度為1 X 102°cnT3 5X 102°cnT3 的盒(box)型的雜質(zhì)濃度分布。在各源極區(qū)域14的內(nèi)側(cè)，在深度方向貫通源極區(qū)域14從而形成主體接觸區(qū)域15。 主體接觸區(qū)域15與主體區(qū)域13相比高濃度地?fù)诫sP型雜質(zhì)，由此呈現(xiàn)P+型的導(dǎo)電型。在本實(shí)施方式中，主體接觸區(qū)域15的深度約為3 5 0 0 A(350nm)。并且，通過作為P型雜質(zhì)的Al的多級離子注入法來形成主體接觸區(qū)域15，其具有盒型雜質(zhì)濃度，即距離其表面深度為5 0 0 A 1 0 0 0 A (50nm IOOnm)部分的P型雜質(zhì)濃度為2X102°cm_3 5 X IO20Cm-3,距離表面深度為1 OOOA (IOOnm)以上的部分的P型雜質(zhì)濃度為 2X102°cm_3以下。由此，主體接觸區(qū)域15中的距離表面的深度為5 0 0 A 1 0 0 0 A 的部分中，以針對SiC的固溶限以上含有Al，而主體接觸區(qū)域15中的距離表面的深度為
10 0 0 A以上的部分，以低于針對SiC的固溶限含有Al。在SiC外延層12上，形成柵極絕緣膜16。柵極絕緣膜16例如由Si02(氧化硅)組成。柵極絕緣膜16的厚度例如約為 4 0 0 A (40nm)。
在柵極絕緣膜16上，形成柵極電極17。柵極電極17例如由摻雜多晶硅(摻雜了 N型雜質(zhì)或P型雜質(zhì)的多晶硅)組成。柵極電極17橫跨設(shè)置在彼此相鄰的源極區(qū)域14之間。此外，柵極電極17經(jīng)由在層間絕緣膜2中形成的貫通孔(未圖示)與柵極指5連接。在柵極電極17的下方，在SiC外延層12中形成多個(gè)槽(trench) 18。各槽18橫跨形成在源極區(qū)域14之間，使得彼此相鄰的單位元件C的2個(gè)源極區(qū)域14露出至其側(cè)面 25。通過將SiC外延層12從其表面M挖掘至比源極區(qū)域14的最深部淺的位置，來形成各槽18，各槽18以一定的間距并排設(shè)置。并且，在各槽18中布置柵極絕緣膜16和柵極電極 17。由此，各槽18的內(nèi)面被柵極絕緣膜16覆蓋，柵極電極17 —體地具有與SiC外延層12 的表面M對置的表面對置部19、以及在各槽18內(nèi)埋設(shè)的埋設(shè)部20。此外，在SiC外延層12上，形成層間絕緣膜2。由層間絕緣膜2覆蓋柵極電極17。 層間絕緣膜2例如由SiA組成。在層間絕緣膜2中，在與各主體接觸區(qū)域15對置的位置形成接觸孔23。各接觸孔 23貫通柵極絕緣膜16，主體接觸區(qū)域15的整個(gè)區(qū)域以及源極區(qū)域14中的主體接觸區(qū)域15 的周圍的部分面向各接觸孔23內(nèi)。在源極區(qū)域14以及主體接觸區(qū)域15的表面上的面向接觸孔23內(nèi)的部分上(接觸孔23的底面上)和層間絕緣膜2的表面上，形成了具有層疊構(gòu)造的歐姆金屬21，該層疊構(gòu)造從下方起層疊了 Ti(鈦)層以及TiN(氮化鈦)層。在層間絕緣膜2上(歐姆金屬21上)，形成源極電極3。源極電極3進(jìn)入在層間絕緣膜2中選擇形成的接觸孔23中，夾著歐姆金屬21與源極區(qū)域14以及主體接觸區(qū)域15 連接。源極電極3例如由主要成分含有Al的金屬組成。另一方面，雖然沒有圖示，在SiC基板的背面(與形成了 SiC外延層12的一側(cè)相反的面)形成漏極電極。在源極電極3接地，對漏極電極施加適當(dāng)?shù)恼妷旱臓顟B(tài)下，柵極電極17的電位 (柵極電壓)被控制，由此SiC外延層12中的其與柵極絕緣膜16的界面附近形成溝道，在源極電極3與漏極電極之間，通過溝道以及彼此相鄰的主體區(qū)域13之間流過電流。如前所述，在SiC外延層12中，以橫跨彼此相鄰的2個(gè)源極區(qū)域14之間的方式形成多個(gè)槽18。槽18的內(nèi)面由柵極絕緣膜16覆蓋。并且，柵極電極17具有夾著柵極絕緣膜16與SiC外延層12的表面M對置的表面對置部19、和在槽18內(nèi)埋設(shè)的埋設(shè)部20。因此，溝道不僅在SiC外延層12的表面M附近形成，還在槽18的側(cè)面25以及底面沈形成。 這樣，與具備平坦柵極型VDMISFET的結(jié)構(gòu)相比，能夠擴(kuò)大溝道寬度。其結(jié)果，能夠超越通過微細(xì)化降低導(dǎo)通電阻的限制，進(jìn)一步降低導(dǎo)通電阻。進(jìn)而，在SiC外延層12的表面M出現(xiàn)SiC結(jié)晶的(0001)面或(000-1)面的情況下，由于在槽18的側(cè)面25的一部分出現(xiàn)SiC結(jié)晶的(11-20)面，因此通過在該部分的附近形成溝道，能夠?qū)崿F(xiàn)高的溝道遷移率。此外，由于相對于N型多晶硅的薄片電阻(sheet resistance)為20 Ω / □左右， P型多晶硅的薄片電阻約為70Ω/ □ 100 Ω / □，因此在采用從柵極墊4布設(shè)由P型多晶硅組成的柵極電極17的結(jié)構(gòu)時(shí)，有可能因柵極信號延遲而產(chǎn)生MISFET的開關(guān)延遲。柵極墊4與柵極電極17通過由金屬材料組成的柵極指5連接，由此能夠回避因柵極信號延遲而引起的開關(guān)延遲的問題。
此外，通過300keV以上的注入能量以及4X IO13CnT2以上的劑量的一級離子注入法形成主體區(qū)域13。由此，主體區(qū)域13的表層部具體而言是主體區(qū)域13中的以柵極絕緣膜 16的厚度方向的中央為基準(zhǔn)的深度1 0 0 0 A以下的部分的P型雜質(zhì)濃度為lX1018cm_3 以下。通過將主體區(qū)域13的表層部的P型雜質(zhì)濃度控制在IXlO18cnT3以下的低濃度，能夠提高主體區(qū)域13中形成溝道中的電子的遷移率(溝道遷移率)，能夠降低VDMOSFET的導(dǎo)通電阻。并且，在半導(dǎo)體裝置1中，柵極電極17由P型多晶硅組成。N型多晶硅的功函數(shù) (work function)約為4. IeV0相對于此，P型多晶硅的功函數(shù)約為5. IeV0因此，在柵極電極17的材料中采用P型多晶硅，由此與采用N型多晶硅的結(jié)構(gòu)相比，能夠?qū)DMOSFET的閾值電壓提升約IV。其結(jié)果，能夠降低在MISFET截止的狀態(tài)下在源極電極3與漏極電極之間流動(dòng)的漏極泄露電流。此外，作為柵極電極17的材料的P型多晶硅，由按照5X IO14CnT2 5X IO15CnT2的范圍內(nèi)的劑量摻雜了 B的P型多晶硅構(gòu)成。通過將劑量設(shè)定為5X IO14CnT2以上，能夠防止柵極電極17的薄片電阻過大。此外，通過將劑量設(shè)定為5X1015cnT2以下，能夠防止柵極電極17中的B擴(kuò)散至柵極絕緣膜16中，能夠防止因該擴(kuò)散引起的柵極電極17與主體區(qū)域13 之間發(fā)生泄露。此外，在主體接觸區(qū)域15的表層部，以針對SiC的固溶限以上含有作為P型雜質(zhì)的Al。在主體連接區(qū)域15的表層部以針對SiC的固溶限以上的濃度含有P型雜質(zhì)，由此即便在歐姆金屬21形成之后不進(jìn)行熱處理，不用說N型源極區(qū)域14，即便相對于P型主體接觸區(qū)域15也能夠獲得低電阻的歐姆接觸。在該半導(dǎo)體裝置1中，由于不需要用于獲得第1低電阻的歐姆接觸的熱處理，因此與現(xiàn)有的SiC半導(dǎo)體裝置相比能夠降低制造中需要的成本和時(shí)間。此外，在該實(shí)施方式中，在距離主體接觸區(qū)域15的表面的深度為5 O OA 1 O O O A的部分，以針對SiC的固溶限以上含有Al，而在距離主體接觸區(qū)域 15的表面深度為1 O O O A以上的部分，以低于針對SiC的固溶限含有Al。即便在距離主體接觸區(qū)域15的表面深度為ι ο O O A以上的部分含有過剩的Al，但該過剩的Al也不會引起接觸電阻的降低。因此，消除了因直至到這種深度的部分高濃度地?fù)诫sAl而引起的浪費(fèi)，能夠?qū)崿F(xiàn)SiC制造中需要的成本和時(shí)間的進(jìn)一步降低。此外，通過多級離子注入法形成主體接觸區(qū)域15。只要是多級離子注入法，在距離主體接觸區(qū)域15的表面深度為50nm IOOnm的部分，就能夠容易以針對SiC固溶限以上注入P型雜質(zhì)。此外，由于源極區(qū)域14的表層部的N型雜質(zhì)濃度被控制在lX102°cm_3 5X IO20Cm-3的范圍內(nèi)，因此能夠可靠地獲得針對N型源極區(qū)域14的低電阻的歐姆接觸。圖4A 圖12、圖4B 圖12B和圖4C 圖12C是按順序表示圖2所示的半導(dǎo)體裝置的制造工序的示意剖視圖。圖4A 圖12A的截?cái)嗝媾c圖3A的截?cái)嗝嫦嗤?。圖4B 圖 12B的截?cái)嗝媾c圖:3B的截?cái)嗝嫦嗤?。圖4C 圖12C的截?cái)嗝媾c圖3C的截?cái)嗝嫦嗤?。在半?dǎo)體裝置1的制造工序中，如圖4A、圖4B和圖4C所示，通過外延生長法在SiC 基板(未圖示)上形成SiC外延層12。
接下來，如圖5A、圖5B和圖5C所示，通過一級離子注入法在SiC外延層12的表層部選擇性地注入(含有)用于形成主體區(qū)域13的P型雜質(zhì)(例如Al)。接著，如圖6A、圖6B和圖6C所示，通過多級離子注入法(例如四級離子注入法) 在主體區(qū)域13的表層部選擇性地注入作為用于形成主體接觸區(qū)域15的P型雜質(zhì)的Al。接著，如圖7A、圖7B和圖7C所示，通過多級離子注入法(例如四級離子注入法) 在主體區(qū)域13的表層部選擇性地注入作為用于形成源極區(qū)域14的N型雜質(zhì)的P。然后，進(jìn)行高溫(例如1750°C )下的退火，在SiC外延層12的表層部形成主體區(qū)域13、源極區(qū)域14和主體接觸區(qū)域15。之后，如圖8A、圖8B和圖8C所示，通過光刻和蝕刻在SiC外延層12形成多個(gè)槽 18。 接下來，如圖9A、圖9B和圖9C所示，通過熱氧化法在SiC外延層12的表面形成柵極絕緣膜16。此外，對于用來使P型雜質(zhì)和N型雜質(zhì)的雜質(zhì)活化的熱處理，只要在熱氧化處理 (形成柵極絕緣膜16)之前既可，可以在P型雜質(zhì)的注入后和N型雜質(zhì)的注入后的各時(shí)刻單獨(dú)進(jìn)行，也可以在P型雜質(zhì)的注入和N型雜質(zhì)連續(xù)注入主體區(qū)域13中之后在形成槽18之前進(jìn)行。然后，如圖10A、圖 IOB 和圖 IOC 所示，通過 CVD (Chemical Vapor Deposition 化學(xué)氣相生長)法，在柵極絕緣膜16上按照填滿槽18的方式堆積摻雜多晶硅22。進(jìn)而，如圖11A、圖IlB和圖IlC所示，通過光刻和蝕刻選擇性地除去摻雜多晶硅 22的堆積層，在柵極絕緣膜16上形成由摻雜多晶硅22組成的柵極電極17。之后，如圖12A、圖12B和圖12C所示，通過CVD法在SiC外延層12上形成層間絕緣膜2。進(jìn)而，如圖13A、圖1 和圖13C所示，通過光刻和蝕刻，在層間絕緣膜2上形成接觸孔23。然后，通過濺射法在源極區(qū)域14和主體接觸區(qū)域15的表面上的面向接觸孔23內(nèi)的部分上(接觸孔23的底面上)以及層間絕緣膜2的表面上，通過順序蒸鍍Ti和TiN，來形成歐姆金屬21。緊接著Ti和TiN的蒸鍍，通過濺射法在歐姆金屬21上形成源極電極3。此外，在 SiC基板(未圖示)的背面形成漏極電極。這樣，得到圖2所示的半導(dǎo)體裝置1。圖14是表示本發(fā)明的第2實(shí)施方式所涉及的半導(dǎo)體裝置的結(jié)構(gòu)的示意剖視圖。在圖14中，對于相當(dāng)于圖3A所示的各部的部分，附于與各部的參照符號相同的參照符號。并且，以下針對圖14所示的構(gòu)造僅說明與圖3A所示的機(jī)構(gòu)的不同點(diǎn)，附于相同參照符號的各部省略說明。在圖3A所示的半導(dǎo)體裝置1中，槽18的深度小于源極區(qū)域14的深度，相對于此， 在圖14所示的半導(dǎo)體裝置31中，槽18的深度大于源極區(qū)域14的深度。在半導(dǎo)體裝置31中，不僅在SiC外延層12的表面M的附近形成溝道，在槽18的側(cè)面25和底面沈也形成。這樣，能夠超越通過微細(xì)化降低導(dǎo)通電阻的限制，從而進(jìn)一步降低導(dǎo)通電阻。此外，在槽18的深度小于源極區(qū)域14的深度的情況下，也就是圖3A所示的構(gòu)造的情況下，溝道沿著槽18的底面沈形成，在溝道中移動(dòng)的電子分別沿著槽18的側(cè)面25和底面26直線移動(dòng)。這樣，能夠增大溝道寬度，能夠?qū)崿F(xiàn)導(dǎo)通電阻的進(jìn)一步降低。圖15是本發(fā)明的第3實(shí)施方式所涉及的半導(dǎo)體裝置的俯視圖。圖16是圖15所示的半導(dǎo)體裝置的截?cái)嗑€II-II處的示意剖視圖。圖17是圖15所示的半導(dǎo)體裝置的截?cái)嗑€III-III處的示意剖視圖。半導(dǎo)體裝置41具備多個(gè)由以下說明的各部組成的VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)的元件 C。如圖 15 所示，多個(gè)元件C在俯視下配置成矩陣狀。如圖16、圖17所示，半導(dǎo)體裝置41 (SiC半導(dǎo)體裝置)具備在SiC基板(未圖示) 上層疊的SiC外延層42。SiC外延層42通過摻雜N型雜質(zhì)，而呈現(xiàn)出N型導(dǎo)電型。在該實(shí)施方式中，SiC外延層42的厚度約為7 μ m, SiC外延層42的N型雜質(zhì)濃度為1 X 1016cnT3。在SiC外延層42的表層部，并排形成多個(gè)主體區(qū)域(阱區(qū)域)3。各主體區(qū)域43 呈現(xiàn)P型導(dǎo)電型，形成為相對于其他的主體區(qū)域43空出適當(dāng)間隔平行地延伸。在本實(shí)施方式中，主體區(qū)域43的深度為5 0 0 0 A 6 5 0 0 A (500nm 650nm)。并且，通過作為 P型雜質(zhì)的Al的一級離子注入法形成主體區(qū)域43，其具有以后述的柵極絕緣膜46的厚度方向的中央為基準(zhǔn)的深度1 0 0 0 A(IOOnm)以下的部分的P型雜質(zhì)濃度為1X IO18cnT3 以下的雜質(zhì)濃度分布。在各主體區(qū)域43的表層部，與主體區(qū)域43的周緣空出間隔地形成源極區(qū)域44。 源極區(qū)域44較之SiC外延層42高濃度地?fù)诫sN型雜質(zhì)，由此呈現(xiàn)N+型導(dǎo)電型。在該實(shí)施方式中，源極區(qū)域44的深度約為2 5 0 0AO50nm)。在各源極區(qū)域44的內(nèi)側(cè)，在主體區(qū)域43延伸的方向空出一定間隔形成多個(gè)主體接觸區(qū)域45。各主體接觸區(qū)域45在深度方向貫通源極區(qū)域44而形成。各主體接觸區(qū)域 45較之主體區(qū)域43以高濃度摻雜P型雜質(zhì)，由此呈現(xiàn)P+型導(dǎo)電型。在該實(shí)施方式中，主體接觸區(qū)域45的深度約為3 50 0 A (350nm)。在SiC外延層42上形成柵極絕緣膜46。柵極絕緣膜46例如由SiO2 (氧化硅)組成。柵極絕緣膜46的厚度例如約為4 0 0 A GOnm)。在柵極絕緣膜46上形成柵極電極47。柵極電極47由按照5X1014cnT2 5X IO1W2范圍內(nèi)的劑量摻雜了作為P型雜質(zhì)的B的P型多晶硅組成。柵極電極4橫跨設(shè)置在彼此相鄰的源極區(qū)域44(主體區(qū)域4 之間。此外，在SiC外延層42上形成層間絕緣膜48。由層間絕緣膜48與柵極電極47 — 起覆蓋SiC外延層42的表面。層間絕緣膜48例如由SiA組成。在層間絕緣膜48中，在與各主體接觸區(qū)域45對置的位置形成接觸孔49。各接觸孔49貫通柵極絕緣膜46，在各接觸孔49內(nèi)面向著主體接觸區(qū)域45的整個(gè)區(qū)域以及源極區(qū)域44中的主體接觸區(qū)域45的周圍的部分。在源極區(qū)域44以及主體接觸區(qū)域45的表面中的面向接觸孔49內(nèi)的部分上(接觸孔49的底面上)、以及層間絕緣膜48的表面上，形成具有層疊構(gòu)造的歐姆金屬50，該層疊構(gòu)造從下方起層疊了 Ti(鈦)層以及TiN(氮化鈦)層。在層間絕緣膜48(歐姆金屬50)上形成源極電極51。源極電極51進(jìn)入在層間絕緣膜48中形成的各接觸孔49中，夾著歐姆金屬50與源極區(qū)域44以及主體接觸區(qū)域45連接。源極電極51例如由主要成分含有Al的金屬材料組成。如圖16所示，在源極電極51上層疊聚酰亞胺層52。此外，雖然并未圖示，在SiC基板的背面(與形成了 SiC外延層42 —側(cè)相反的面) 形成漏極電極。在源極電極51接地，對漏極電極施加適當(dāng)?shù)恼妷旱臓顟B(tài)下，柵極電極47的電位 (柵極電壓)被控制，由此主體區(qū)域43中的與柵極絕緣膜46的界面附近形成溝道，在源極電極51與漏極電極之間流過電流。此外，如圖15所示，在層間絕緣膜48上，形成有助于與外部電連接的柵極墊53和從柵極墊53延伸柵極指M。柵極墊53配置在沿著半導(dǎo)體裝置41的一側(cè)沿的部分的中央。柵極指M，例如設(shè)置三根，其在配置了柵極墊53的一側(cè)和其相反的另一側(cè)之間彼此平行地延伸。各柵極指M的一側(cè)的端部連接于柵極墊53。柵極指M經(jīng)由層間絕緣膜 48中形成的貫通孔55 (參照圖17)與柵極電極47連接。柵極墊53和柵極指M相對于源極電極51空出間隔非接觸地設(shè)置。換言之，在層間絕緣膜48上，在沒有形成柵極墊53以及柵極指M的部分，相對于柵極墊53以及柵極指 M空出間隔形成源極電極51。柵極墊53和柵極指M由相同的金屬材料組成。優(yōu)選柵極墊53和柵極指M由與源極電極51相同的金屬材料例如主要成分含有Al的金屬材料組成。在源極電極51、柵極墊53以及柵極指M由相同的金屬材料組成時(shí)，通過在層間絕緣膜48的整個(gè)表面區(qū)域形成由該金屬材料組成的膜，并使該膜圖案化，能夠形成源極電極51、柵極墊53和柵極指M。此外，由于相對于N型多晶硅的薄片電阻為20 Ω / □左右，P型多晶硅的薄片電阻約為70 Ω / □ 100 Ω / □，因此在采用從柵極墊53布設(shè)由P型多晶硅組成的柵極電極47 的結(jié)構(gòu)時(shí)，有可能因柵極信號延遲而產(chǎn)生MISFET的開關(guān)延遲。柵極墊53與柵極電極47通過由金屬材料組成的柵極指M連接，由此能夠回避因柵極信號延遲而引起的開關(guān)延遲的問題。圖18Α 圖18G是按順序表示圖16所示的半導(dǎo)體裝置的制造工序的示意剖視圖。在半導(dǎo)體裝置41的制造工序中，如圖18Α所示，首先通過外延生長法在SiC基板 (未圖示)上形成SiC外延層42。接下來，通過300keV以上的注入能量和4 X IO13CnT2以上的劑量下的一級離子注入法，在SiC外延層42的表層部選擇性地注入(含有)作為用于形成主體區(qū)域43的P型雜質(zhì)的Al。接著，通過多級離子注入法(例如四級離子注入法)在主體區(qū)域43的表層部選擇性地注入作為用于形成源極區(qū)域44的N型雜質(zhì)的P。進(jìn)而，通過多級離子注入法(例如四級離子注入法)，在主體區(qū)域33的表層部選擇性地注入作為用于形成主體接觸區(qū)域45的P型雜質(zhì)的Al。然后，進(jìn)行高溫(例如1750°C)下的退火，在SiC外延層42的表層部形成主體區(qū)域43、源極區(qū)域44和主體接觸區(qū)域45。接下來，如圖18B所示，通過熱氧化法在SiC外延層42的表面形成柵極絕緣膜46。然后，如圖18C所示，通過CVD (Chemical Vapor Deposition 化學(xué)氣相生長)法， 在柵極絕緣膜46上堆積多晶硅。接著，為了將多晶硅的堆積層變化為P型多晶硅的堆積層， 在多晶硅的堆積層中摻雜B (硼)。例如通過注入能量為30keV劑量為2X 1015m_2的離子注入法來實(shí)現(xiàn)這種B的摻雜。然后，通過光刻和蝕刻，選擇性地除去P型多晶硅的堆積層，在
18柵極絕緣膜46上形成由P型多晶硅組成的柵極電極47。直到使柵極電極47圖案化為止的過程中，在柵極電極47的表面生成由SiO2組合的自然氧化膜56。接下來，如圖18D所示那樣，通過CVD法在SiC外延層42上形成層間絕緣膜48。 柵極電極47的表面上的自然氧化膜56，與層間絕緣膜48 —體化。之后，通過光刻在層間絕緣膜48上形成抗蝕圖案57?？刮g圖案57具有開口，該開口與層間絕緣膜48中的要形成接觸孔49的部分對置。然后，如圖18E所示，將抗蝕圖案57用于掩膜來進(jìn)行蝕刻，由此在層間絕緣膜48 上形成接觸孔49。進(jìn)而，如圖18F所示，通過濺射法在源極區(qū)域44和主體接觸區(qū)域45的表面上的面向接觸孔49內(nèi)的部分上(接觸孔49的底面上)以及層間絕緣膜48的表面上，通過順序進(jìn)行Ti和TiN的成膜，來形成歐姆金屬50。緊接著Ti和TiN的成膜(濺射)，如圖18G所示，通過濺射法在歐姆金屬50上形成源極電極51。然后，在源極電極51上涂布感光性聚酰亞胺。并且，為了將源極電極51的一部分作為襯墊露出，選擇性地除去該感光性聚酰亞胺之后，進(jìn)行感光性聚酰亞胺的固化 (cure)。由此，感光性聚酰亞胺成為聚酰亞胺層52，獲得圖16所示的半導(dǎo)體裝置41。如上述，半導(dǎo)體裝置41具備SiC外延層42、在SiC外延層42的表層部選擇性形成的主體區(qū)域42、在主體區(qū)域43的表層部上與主體區(qū)域43的周緣空出間隔形成的源極區(qū)域44、在SiC外延層42上形成的柵極絕緣膜46、在柵極絕緣膜46上形成且與主體區(qū)域43 的周緣和源極區(qū)域44之間的部分對置的柵極電極47。并且，通過300keV以上的注入能量和4X IO13CnT2以上的劑量下的一級離子注入法形成主體區(qū)域43。由此，主體區(qū)域43的表層部，具體而言主體區(qū)域43中的以柵極絕緣膜45 的厚度方向的中央作為基準(zhǔn)的深度1 O O O A以下的部分的P型雜質(zhì)濃度為IXlO18Cnr3 以下。通過將主體區(qū)域43的表層部的P型雜質(zhì)濃度控制在IXlO18cnT3以下的低濃度，能夠提高主體區(qū)域43中形成的溝道中的電子的遷移率(溝道遷移率)，能夠降低VDM0SFET的導(dǎo)通電阻。并且，在這些的半導(dǎo)體裝置41中，柵極電極47由P型多晶硅組成。N型多晶硅的功函數(shù)約為4. leV。相對于此，P型多晶硅的功函數(shù)約為5. leV。因此，在柵極電極17的材料中采用P型多晶娃，由此與采用N型多晶硅的結(jié)構(gòu)相比能夠?qū)DM0SFET的閾值電壓提升約IV。其結(jié)果，能夠降低在MISFET截止的狀態(tài)下在源極電極51與漏極電極之間流動(dòng)的漏極泄露電流。此外，作為柵極電極47的材料的P型多晶硅，由按照5X IO14CnT2 5X IO15CnT2的范圍內(nèi)的劑量摻雜了 B的P型多晶硅構(gòu)成。通過將劑量設(shè)定為5X IO14CnT2以上，能夠防止柵極電極47的薄片電阻過大。此外，通過將劑量設(shè)定為5X1015cnT2以下，能夠防止柵極電極47中的B擴(kuò)散至柵極絕緣膜46中，能夠防止因該擴(kuò)散引起的柵極電極47與主體區(qū)域43 之間發(fā)生漏電。圖19是本發(fā)明的第4實(shí)施方式所涉及的半導(dǎo)體裝置的俯視圖。圖20是圖19所示的截?cái)嗑€II-II處的半導(dǎo)體裝置的示意剖視圖。如圖19所示，半導(dǎo)體裝置61具備多個(gè)由以下說明的各部組成的 VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field EffectTransistor)的元件C。多個(gè)元件C在俯視下配置成矩陣狀。如圖20所示，半導(dǎo)體裝置61 (SiC半導(dǎo)體裝置)具備在SiC基板(未圖示)上層疊的SiC外延層62。SiC外延層62通過摻雜N型雜質(zhì)，而呈現(xiàn)出N型導(dǎo)電型。在該實(shí)施方式中，SiC外延層62的厚度約為7 μ m, SiC外延層62的N型雜質(zhì)濃度為1 X 1016cnT3。在SiC外延層62的表層部，并排形成多個(gè)主體區(qū)域63。各主體區(qū)域63呈現(xiàn)P型導(dǎo)電型，形成為相對于其他的主體區(qū)域63空出適當(dāng)間隔平行地延伸。在本實(shí)施方式中，主體區(qū)域63的深度約為6 5 O O A (650nm)。在各主體區(qū)域63的表層部，與主體區(qū)域63的周緣空出間隔地形成源極區(qū)域64。 源極區(qū)域64較之SiC外延層62高濃度地?fù)诫sN型雜質(zhì)，由此呈現(xiàn)N+型導(dǎo)電型。在該實(shí)施方式中，源極區(qū)域64的深度約為2 5 O 0AO50nm)。并且，通過作為N型雜質(zhì)的P(磷) 的多級離子注入法形成源極區(qū)域64，該源極區(qū)域64具有距其表面的深度為1 O O A 2 5 O O A (IOnm 250nm)的部分中的N型雜質(zhì)濃度為1 X 102°cnT3 5X IO20CnT3的盒型雜質(zhì)濃度分布。在各源極區(qū)域64的內(nèi)側(cè)，在主體區(qū)域63延伸的方向空出一定間隔形成多個(gè)主體接觸區(qū)域65。各主體接觸區(qū)域65在俯視下被源極區(qū)域64包圍。各主體接觸區(qū)域65在深度方向貫通源極區(qū)域64形成。各主體接觸區(qū)域65較之主體區(qū)域63以高濃度摻雜P型雜質(zhì)，由此呈現(xiàn)P+型導(dǎo)電型。在該實(shí)施方式中，主體接觸區(qū)域65的深度約為3 5 O O A (350nm)。并且，通過作為P型雜質(zhì)的Al的多級離子注入法形成主體接觸區(qū)域65，該主體接觸區(qū)域65具有盒型雜質(zhì)濃度分布，S卩距其表面的深度為5 O OA 1 O O O A(50nm IOOnm)的部分中的P型雜質(zhì)濃度為2 X IO20cnT3 5 X 102°cm_3，距表面的深度為1 OOOA (IOOnm)以上的部分中的P型雜質(zhì)濃度為2X102°cm_3以下。由此在主體接觸區(qū)域65中的距離表面的深度為5 O OA 1 O O O A的部分中，以針對SiC的固溶限以上含有Al， 而主體接觸區(qū)域65中的距離表面的深度為1 O O O A以上的部分，以低于針對SiC的固溶限含有Al。在SiC外延層62上形成柵極絕緣膜66。柵極絕緣膜66例如由SiO2 (氧化硅)組成。在柵極絕緣膜66上形成柵極電極67。柵極電極67例如由摻雜多晶硅(摻雜了 N 型雜質(zhì)或P型雜質(zhì)的多晶硅)組成。柵極電極67橫跨設(shè)置在彼此相鄰的源極區(qū)域64(主體區(qū)域6 之間。此外，在SiC外延層62上形成層間絕緣膜68。SiC外延層62的表面與柵極電極 67 一并由層間絕緣膜68覆蓋。層間絕緣膜68例如由SW2組成。在層間絕緣膜68中，在與各主體接觸區(qū)域65對置的位置形成接觸孔69。各接觸孔69貫通柵極絕緣膜66，在各接觸孔69內(nèi)面向著主體接觸區(qū)域65的整個(gè)區(qū)域以及源極區(qū)域64中的主體接觸區(qū)域65的周圍的部分。在源極區(qū)域64以及主體接觸區(qū)域65的表面中的面向接觸孔69內(nèi)的部分上(接觸孔69的底面上)、以及層間絕緣膜68的表面上，形成具有層疊構(gòu)造的歐姆金屬70，該層疊構(gòu)造從下方起層疊了 Ti(鈦)層以及TiN(氮化鈦)層。在層間絕緣膜68(歐姆金屬70)上形成源極電極71。源極電極71進(jìn)入在層間絕緣膜68中形成的各接觸孔69中，夾著歐姆金屬70與源極區(qū)域64以及主體接觸區(qū)域65連接。源極電極71例如由主要成分含有Al的金屬材料組成。在源極電極71上層疊聚酰亞胺層72。此外，雖然并未圖示，在SiC基板的背面(與形成了 SiC外延層62 —側(cè)相反的面) 形成漏極電極。在源極電極71接地，對漏極電極施加適當(dāng)?shù)恼妷旱臓顟B(tài)下，柵極電極67的電位 (柵極電壓)被控制，由此主體區(qū)域63中的與柵極絕緣膜66的界面附近形成溝道，在源極電極71與漏極電極之間流過電流。此外，如圖19所示，在層間絕緣膜68上，形成有助于與外部電連接的柵極墊73和從柵極墊73延伸柵極指74。柵極墊73配置在沿著半導(dǎo)體裝置61的一側(cè)沿的部分的中央。柵極指74，例如設(shè)置三根，其在配置了柵極墊73的一側(cè)和其相反的另一側(cè)之間彼此平行地延伸。各柵極指74的一側(cè)的端部連接于柵極墊73。柵極指74經(jīng)由層間絕緣膜 68中形成的貫通孔(未圖示)與柵極電極67連接。柵極墊73和柵極指74相對于源極電極71空出間隔非接觸地設(shè)置。換言之，在層間絕緣膜68上，在沒有形成柵極墊73以及柵極指74的部分，相對于柵極墊73以及柵極指 74空出間隔形成源極電極71。柵極墊73和柵極指74由相同的金屬材料組成。優(yōu)選柵極墊73和柵極指74由與源極電極71相同的金屬材料、例如主要成分含有Al的金屬材料組成。在源極電極71、柵極墊73以及柵極指74由相同的金屬材料組成時(shí)，通過在層間絕緣膜68的整個(gè)表面區(qū)域形成由該金屬材料組成的膜，并使該膜圖案化，能夠形成源極電極71、柵極墊73和柵極指74。圖21A 圖21G是按照順序表示圖20所示的半導(dǎo)體裝置的制造工序的示意的剖視圖。在半導(dǎo)體裝置61的制造工序中，如圖21A所示，首先通過外延生長法在SiC基板 (未圖示)上形成SiC外延層62。接下來，通過一級離子注入法，在SiC外延層62的表層部選擇性地注入(含有)用于形成主體區(qū)域63的P型雜質(zhì)(例如Al)。接著，通過多級離子注入法(例如四級離子注入法)在主體區(qū)域63的表層部選擇性地注入作為用于形成源極區(qū)域64的N型雜質(zhì)的P。接著，通過多級離子注入法(例如四級離子注入法)，在主體區(qū)域63的表層部選擇性地注入作為用于形成主體接觸區(qū)域65的P型雜質(zhì)的Al。然后，進(jìn)行高溫(例如1750°C)下的退火，在SiC外延層62的表層部形成主體區(qū)域63、源極區(qū)域64 和主體接觸區(qū)域65。接下來，如圖21B所示，通過熱氧化法在SiC外延層62的表面形成柵極絕緣膜66。然后，如圖21C所示，通過CVD (Chemical Vapor D印osition 化學(xué)氣相生長)法， 在柵極絕緣膜66上堆積多晶硅。接著，為了將多晶硅的堆積層變化為摻雜多晶硅的堆積層，通過離子注入法在多晶硅的堆積層中摻雜B (硼)。然后，通過光刻和蝕刻，選擇性地除去摻雜多晶硅的堆積層，在柵極絕緣膜66上形成由摻雜多晶硅組成的柵極電極67。在柵極電極67被圖案化為止的過程中，在柵極電極67的表面生成由SW2組成的自然氧化膜75。接下來，如圖21D所示那樣，通過CVD法在SiC外延層62上形成層間絕緣膜68。 柵極電極67的表面上的自然氧化膜75與層間絕緣膜68 —體化。之后，通過光刻在層間絕緣膜68上形成抗蝕圖案76?？刮g圖案76具有開口，該開口與層間絕緣膜68中的要形成接觸孔69的部分對置。然后，如圖21E所示，將抗蝕圖案76用作掩膜來進(jìn)行蝕刻，由此在層間絕緣膜68 上形成接觸孔69。進(jìn)而，如圖21F所示，通過濺射法在源極區(qū)域64和主體接觸區(qū)域65的表面上的面向接觸孔69內(nèi)的部分上(接觸孔69的底面上)以及層間絕緣膜68的表面上，通過順序蒸鍍Ti和TiN，來形成歐姆金屬70。緊接著Ti和TiN的濺射，如圖21G所示，通過濺射法在歐姆金屬70上形成源極電極71。然后，在源極電極71上涂布感光性聚酰亞胺。并且，為了將源極電極71的一部分作為襯墊露出，選擇性地除去該感光性聚酰亞胺之后，進(jìn)行感光性聚酰亞胺的固化(cure)。 由此，感光性聚酰亞胺成為聚酰亞胺層72，獲得圖20所示的半導(dǎo)體裝置61。如上述，半導(dǎo)體裝置61具備SiC外延層62、在SiC外延層62的表層部選擇性形成的源極區(qū)域64、在SiC外延層62的表層部與源極區(qū)域64相鄰地選擇形成的主體接觸區(qū)域65、橫跨在源極區(qū)域64以及主體接觸區(qū)域65上形成的歐姆金屬70。并且，在主體接觸區(qū)域65的表層部中，以針對SiC的固溶限以上含有作為P型雜質(zhì)的Al。在主體接觸區(qū)域65的表層部中按照針對SiC的固溶限以上的濃度含有P型雜質(zhì)， 由此在歐姆金屬70形成之后即便不進(jìn)行熱處理，N型源極區(qū)域64自不必說，即便相對于P 型主體接觸區(qū)域65也能夠獲得低電阻的歐姆接觸。在該半導(dǎo)體裝置61中，由于不需要用于獲得第1低電阻的歐姆接觸的熱處理，因此較之于以往的SiC半導(dǎo)體裝置能夠降低制造中需要的成本和時(shí)間。此外，在本實(shí)施方式中，在距離主體接觸區(qū)域65的表面的深度為5 O OA 1 O O O A的部分，以針對SiC的固溶限以上含有Al，而在距離主體接觸區(qū)域 65的表面深度為ι ο O O A以上的部分，以低于針對Sic的固溶限含有Al。即便在距離主體接觸區(qū)域65的表面深度為ι ο O O A以上的部分含有過剩的Al，該過剩的Al也不會引起接觸電阻的降低。因此，消除了因直至到這種深度的部分高濃度地?fù)诫sAl而引起的浪費(fèi)，能夠?qū)崿F(xiàn)SiC制造中需要的成本和時(shí)間的進(jìn)一步降低。此外，通過多級離子注入法形成主體接觸區(qū)域65。只要是多級離子注入法，在距離主體接觸區(qū)域65的表面深度為50nm IOOnm的部分，就能夠容易以針對SiC固溶限以上注入P型雜質(zhì)。此外，由于源極區(qū)域64的表層部的N型雜質(zhì)濃度被控制在1 X 102°cm_3 5X IO20Cm-3的范圍內(nèi)，因此能夠可靠地獲得針對N型源極區(qū)域64的低電阻的歐姆接觸。以上，雖然針對本發(fā)明的實(shí)施方式進(jìn)行了說明，但是本發(fā)明也可以通過其他的實(shí)施方式來實(shí)施。例如，在第1和第2實(shí)施方式中，采取了形成多個(gè)槽18的結(jié)構(gòu)，但也可以在彼此相鄰的源極區(qū)域14之間形成一個(gè)槽18。不過，通過形成多個(gè)槽18，能夠進(jìn)一步擴(kuò)大溝道寬度。此外，用于形成主體區(qū)域(13、43、63)和主體接觸區(qū)域(15、45、65)的P型雜質(zhì)并不限于Al，也可以是其他的III族原子(B等)。此外，用于形成源極區(qū)域(14、44、64)的N型雜質(zhì)并不限于P，也可以是其他的V族原子(As (砷)等)。再有，歐姆金屬Ol、50、70)并不限于具有Ti/TiN的層疊構(gòu)造。例如，可以具有由從Ti、TiN、Ni、Al、Ta (鉭)、TaN(氮化鉭)、W(鎢)和WN(氮化鎢)的組中選擇的一種材料構(gòu)成的單層構(gòu)造，也可以具有層疊了由從該組中選擇的多種材料構(gòu)成的層的層疊構(gòu)造。此外，在半導(dǎo)體裝置(1、31、41、61)中，也可以采用使各半導(dǎo)體部分的導(dǎo)電型(P 型、N型)翻轉(zhuǎn)的構(gòu)造。此外，半導(dǎo)體裝置(1、31、41、61)的基體，并不限于SiC基板，也可以是Si (硅)基板。在這種情況下，在Si基板上層疊作為半導(dǎo)體層的Si外延層。另外，柵極絕緣膜(16、46、66)可以由SW2以外的絕緣材料形成。也就是說，本發(fā)明并不限于VDM0SFET，也能夠應(yīng)用于具備VDMISFET的半導(dǎo)體裝置，該VDMISFET作為柵極絕緣膜的材料采用了 S^2以外的絕緣材料。再有，本發(fā)明還可以應(yīng)用于具備IGBTansulated Gate Bipolar Transistor)或 SJMOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor)白勺半導(dǎo)體裝置。實(shí)施例以下，基于實(shí)施例和比較例對本發(fā)明進(jìn)行說明，但本發(fā)明并不由以下的實(shí)施例限定。實(shí)施例1 12和比較例1為了證明導(dǎo)通電阻和漏極泄露電流的降低效果，按以下方式實(shí)施了實(shí)施例1 12 以及比較例1。實(shí)施例1通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過300keV的注入能量以及7X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖22所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 OOA (SOnm)以下的部分中的P型雜質(zhì)濃度為1X IO18cnT3 以下的雜質(zhì)濃度分布。實(shí)施例2通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過300keV的注入能量以及6X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖23所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例3 通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過300keV的注入能量以及5X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。 由此，得到具有圖M所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。
實(shí)施例4通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過300keV的注入能量以及4 X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖25所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例5通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過340keV的注入能量以及7X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖沈所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例5通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過340keV的注入能量以及7X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖沈所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例6通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過340keV的注入能量以及6X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖27所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例7通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過340keV的注入能量以及5X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖觀所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例8通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過340keV的注入能量以及4 X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。
由此，得到具有圖四所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例9通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過380keV的注入能量以及7X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖30所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例10通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過380keV的注入能量以及6X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖31所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例11通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過380keV的注入能量以及5X IO13CnT2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖32所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。實(shí)施例12 通過外延生長法在SiC基板上形成N型雜質(zhì)濃度為7 X IO15CnT3的SiC外延層。然后，通過380keV的注入能量以及4 X 1013cm_2的劑量的一級離子注入法，在SiC外延層的表層部摻雜Al，形成P型區(qū)域(主體區(qū)域)。由此，得到具有圖33所示的雜質(zhì)濃度分布的P型區(qū)域。也就是說，該P(yáng)型區(qū)域具有距離SiC外延層42的表面8 O O A以下的部分中的P型雜質(zhì)濃度為IXlO18Cnr3以下的雜質(zhì)濃度分布。(導(dǎo)通電阻)使用實(shí)施例1 12的各構(gòu)造物，制作本發(fā)明的實(shí)施方式所涉及的構(gòu)造(圖15所示的構(gòu)造)的SiC半導(dǎo)體裝置，研究各SiC半導(dǎo)體裝置中的MOSFET的導(dǎo)通電阻。圖34中以表格形式表示其結(jié)果，并且圖35中以曲線表示。根據(jù)其結(jié)果可知，各MOSFET的導(dǎo)通電阻低于0. 5 Ω。(閾值電壓)使用實(shí)施例1 12的各構(gòu)造物，制作本發(fā)明的實(shí)施方式所涉及的構(gòu)造(圖16所示的構(gòu)造)的SiC半導(dǎo)體裝置。并且，在各SiC半導(dǎo)體裝置中，將源極電極接地，對漏極電極施加IOV的漏極電壓Vd，研究流過ImA的漏極電流Id時(shí)的MOSFET的柵極電壓(閾值電壓)。圖34中以表格形式表示其結(jié)果，并且圖36中以曲線表示。根據(jù)其結(jié)果可知，各MOSFET的閾值電壓高于2. 5V。(漏極泄露電流)使用實(shí)施例10的構(gòu)造物，制作本發(fā)明的實(shí)施方式所涉及的構(gòu)造(圖16所示的構(gòu)造)的SiC半導(dǎo)體裝置。并且在SiC半導(dǎo)體裝置的溫度為25°C和200°C的狀態(tài)下，使柵極電壓(柵極-源極間電壓)Vgs固定在零，同時(shí)改變漏極電壓(漏極-源極間電壓)Vds，來測量漏極泄露電流Id。圖37中以曲線表示其結(jié)果。根據(jù)其結(jié)果可知，SiC半導(dǎo)體裝置的溫度無論是25°C還是200°C的情況下，漏極電壓Vds都在1000V以下的范圍內(nèi)，漏極泄露電流Id非常小。比較例1使用實(shí)施例10的構(gòu)造物，制作與本發(fā)明的實(shí)施方式所涉及的構(gòu)造(圖16所示的構(gòu)造)相同構(gòu)造、即具有由N型多晶硅(以lX102°cnT3以上的濃度含有作為N型雜質(zhì)的 P (磷)的N型多晶硅)組成的柵極電極的SiC半導(dǎo)體裝置。并且，在SiC半導(dǎo)體裝置的溫度為25°C、125°C、150°C、175°C和200°C的各狀態(tài)下，使柵極電壓(柵極_源極間電壓)Vgs 固定在零，同時(shí)改變漏極電壓(漏極-源極間電壓)Vds，來測量漏極泄露電流Id。圖38中以曲線表示其結(jié)果。根據(jù)其結(jié)果可知，在SiC半導(dǎo)體裝置的溫度為125°C 200°C的情況下，即便漏極電壓Vds非常小，也會流過較大的漏極泄露電流Id。此外，即便在SiC半導(dǎo)體裝置的溫度為25°C的情況下，當(dāng)漏極電壓Vds超過400V時(shí)，也會流過較大的漏極泄露電流Id。并且， 通過比較圖37所示的結(jié)果和圖38所示的結(jié)果可知，在使用實(shí)施例10的構(gòu)造物的SiC半導(dǎo)體裝置中，與比較例1的SiC半導(dǎo)體裝置相比，漏極泄露電流Id大幅降低。實(shí)施例13和比較例2 3為了證明歐姆金屬相對于主體接觸區(qū)域的接觸電阻的低電阻化，通過以下方式實(shí)現(xiàn)實(shí)施例1 12和比較例1。實(shí)施例13通過外延生長法，在SiC基板上形成不含有雜質(zhì)的SiC的外延層。然后，通過四級離子注入法在SiC外延層的表層部摻雜Al，形成P+區(qū)域(主體接觸區(qū)域)。各級中的注入能量、劑量、Al濃度的極大值(峰值濃度)如下所示。第1 級注入能量180keV劑量3X IO14CnT2峰值濃度2.26 X IO1W3第2級注入能量120keV劑量4XIO14CnT2峰值濃度3.15 X IO19CnT3第3級注入能量60keV
劑量2X IO15CnT2峰值濃度3.08 X IO2ciCnT3第4級注入能量30keV劑量1X IO15CnT2峰值濃度2.69 X 102ClcnT3由此，獲得具有圖39所示的雜質(zhì)濃度分布的P+區(qū)域。也就是說，實(shí)施例13所涉及的P+區(qū)域具有距離其表面的深度為5 O O A 1 O O O A的部分中的P型雜質(zhì)濃度為2X102°cm_3 5X102°cm_3、距離表面的深度為ι O O O A以上的部分中的Al濃度為 2X IO20Cm-3以下的盒型雜質(zhì)濃度分布。然后，通過濺射法在P+區(qū)域的表面，形成具有Ti/TiN的疊層構(gòu)造的歐姆金屬。Ti 層的厚度為250 A，TiN層的厚度為1300 A ^比較例2與實(shí)施例13的情況同樣，通過外延生長法，在SiC基板上形成不含有雜質(zhì)的SiC 的外延層。然后，通過四級離子注入法在SiC外延層的表層部摻雜Al，形成P+區(qū)域(主體接觸區(qū)域)。各級中的注入能量、劑量、Al濃度的極大值(峰值濃度)如下所示。第1 級注入能量180keV劑量1X IO15CnT2峰值濃度7.54 X IO1W3第2 級注入能量120keV劑量1.3 X IO15CnT2峰值濃度1.02 X IO2ciCnT3第3 級注入能量60keV劑量9X IO14CnT2峰值濃度1.39 X IO2ciCnT3第4級注入能量30keV劑量4XIO14CnT2峰值濃度1.07 X IO2ciCnT3由此，獲得具有圖40所示的雜質(zhì)濃度分布的P+區(qū)域。也就是說，比較例2所涉及的P+區(qū)域具有在其深度方向的整個(gè)區(qū)域中Al濃度為2 X IO20Cm-3以下的盒型雜質(zhì)濃度分布。然后，通過濺射法在P+區(qū)域的表面，形成具有Ti/TiN的疊層構(gòu)造的歐姆金屬。Ti 層的厚度為250 A，TiN層的厚度為1300 A ^比較例3在與比較例2的情況相同的條件下，在SiC外延層的表層部形成P+區(qū)域。然后，通過濺射法在P+區(qū)域的表面，形成具有Ti/TiN的疊層構(gòu)造的歐姆金屬。Ti層的厚度為250 A，TiN層的厚度為1300 A。之后，在約1000°c的高溫中進(jìn)行熱處理(PDA)。(接觸特性)在實(shí)施例13和比較例3的構(gòu)造物中，通過TLM法研究P+區(qū)域和歐姆金屬的接觸特性。具體而言，在各構(gòu)造物中，在P+區(qū)域上將4個(gè)第1 第4歐姆金屬形成為第1歐姆金屬與第2歐姆金屬之間的間隔為 ομπκ第2歐姆金屬與第3歐姆金屬之間的間隔為 20 μ m、第3歐姆金屬與第4歐姆金屬之間的間隔為30 μ m。然后，測量第1歐姆金屬與第2 歐姆金屬之間的電阻、第2歐姆金屬與第3歐姆金屬之間的電阻、以及第3歐姆金屬與第4 歐姆金屬之間的電阻，基于這些電阻的測量結(jié)果計(jì)算接觸電阻。實(shí)施例13的構(gòu)造物中的接觸電阻為IX 10_4Ω -cm2 2X 10_4Ω κπι2。相對于此， 比較例3的構(gòu)造物中的接觸電阻為5Χ10_3Ω · cm2。其結(jié)果在實(shí)施例13的構(gòu)造物中，較之比較例3的構(gòu)造物接觸電阻實(shí)現(xiàn)了 1位以上的低電阻化。(I-V 特性)在實(shí)施例13和比較例2 3的構(gòu)造物中，在P+區(qū)域上將4個(gè)第1 第4歐姆金屬形成為第1歐姆金屬與第2歐姆金屬之間的間隔為10 μ m、第2歐姆金屬與第3歐姆金屬之間的間隔為20μπκ第3歐姆金屬與第4歐姆金屬之間的間隔為30 μ m。并且，研究由第1歐姆金屬和第2歐姆金屬組成的電極對的I-V特性。圖41表示其結(jié)果。根據(jù)該結(jié)果可知，在實(shí)施例13的構(gòu)造物中，與比較例2 3的構(gòu)造物相比其I-V特性表示出線性，歐姆特性優(yōu)異。盡管對本發(fā)明的實(shí)施方式進(jìn)行了詳細(xì)說明，但是這些只不過是為了明確本發(fā)明的技術(shù)內(nèi)容而使用的具體例，不應(yīng)理解為本發(fā)明限定于這些具體例，本發(fā)明的精神和范圍僅由權(quán)利要求限定。此外，本發(fā)明的各實(shí)施方式中示出的構(gòu)成要素可以在本發(fā)明的范圍內(nèi)進(jìn)行組合。本申請對應(yīng)于2009年3月25日向日本特許廳提出的特愿2009-074558號、2009 年4月17日向日本特許廳提出的特愿2009-101321號、以及2009年6月4日向日本特許廳提出的特愿2009-134822號，將這些申請的所有公開引用于此。符號的說明
1半導(dǎo)體裝置
4柵極墊
5柵極指
12SiC外延層
13主體區(qū)域
14源極區(qū)域
16柵極絕緣膜
17柵極電極
18槽
19表面對置部
20埋設(shè)部
21歐姆金屬
24(SiC外延層的)表
25(槽的)側(cè)面
31半導(dǎo)體裝置
41半導(dǎo)體裝置
42SiC外延層
43主體區(qū)域
44源極區(qū)域
46柵極絕緣膜
47柵極電極
53柵極墊
54柵極指
61半導(dǎo)體裝置
62SiC外延層
63主體區(qū)域
64源極區(qū)域
65主體接觸區(qū)域
70歐姆金屬
C單位元件
權(quán)利要求
1.一種半導(dǎo)體裝置，其包括 第1導(dǎo)電型的半導(dǎo)體層；第2導(dǎo)電型的多個(gè)主體區(qū)域，在從所述半導(dǎo)體層的表面至厚度方向的中間部的區(qū)域， 在與所述厚度方向垂直的方向空出間隔形成；第1導(dǎo)電型源極區(qū)域，在各主體區(qū)域的表層部，與所述主體區(qū)域的周緣空出間隔形成； 柵極絕緣膜，在所述半導(dǎo)體層上形成；和柵極電極，在所述柵極絕緣膜上形成，在所述半導(dǎo)體層中，通過從其表面向下挖掘，形成橫跨在彼此相鄰的2個(gè)所述源極區(qū)域之間的槽，由所述柵極絕緣膜覆蓋所述槽的內(nèi)面，所述柵極電極具有與所述半導(dǎo)體層的表面對置的表面對置部以及埋設(shè)在所述槽中的埋設(shè)部。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述槽形成多個(gè)。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其中， 所述槽的深度小于所述主體區(qū)域的深度。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中， 所述槽的深度小于所述源極區(qū)域的深度。
5.根據(jù)權(quán)利要求1 4任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體層是SiC外延層。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中，所述SiC外延層的表面是SiC結(jié)晶的(0001)面或(000-1)面。
7.根據(jù)權(quán)利要求1 6任意一項(xiàng)所述的半導(dǎo)體裝置，其中，將所述主體區(qū)域和所述源極區(qū)域各包含一個(gè)的單位元件在俯視下以格子狀配置，所述源極區(qū)域在該主體區(qū)域的表層部與該主體區(qū)域的周緣空出間隔形成。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述槽按照使彼此相鄰的所述單位元件的所述源極區(qū)域在側(cè)面露出的方式形成， 所述柵極電極被設(shè)置成橫跨在所述槽內(nèi)彼此相對的2個(gè)所述源極區(qū)域之間。
9.一種半導(dǎo)體裝置，其包括 N型半導(dǎo)體層，由SiC組成；P型區(qū)域，在所述N型半導(dǎo)體層的表層部選擇性地形成； N型區(qū)域，在所述P型區(qū)域的表層部上，與P型區(qū)域的周緣空出間隔形成； 柵極絕緣膜，在所述N型半導(dǎo)體層上形成；和柵極電極，在所述柵極絕緣膜上形成，與所述P型區(qū)域的周緣和所述N型區(qū)域之間的部分對置，所述P型區(qū)域中的以所述柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的P型雜質(zhì)濃度，為1 X IO18CnT3以下，所述柵極電極由摻雜了 P型雜質(zhì)的多晶硅組成。
10.一種半導(dǎo)體裝置，其包括N型半導(dǎo)體層，由SiC組成；P型區(qū)域，在所述N型半導(dǎo)體層的表層部選擇性地形成； N型區(qū)域，在所述P型區(qū)域的表層部上，與P型區(qū)域的周緣空出間隔形成； 柵極絕緣膜，在所述N型半導(dǎo)體層上形成；和柵極電極，在所述柵極絕緣膜上形成，與所述P型區(qū)域的周緣和所述N型區(qū)域之間的部分對置，所述P型區(qū)域通過300keV以上的注入能量和4X IO13CnT2以上的劑量的一級離子注入法來形成，所述柵極電極由摻雜了 P型雜質(zhì)的多晶硅組成。
11.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體裝置，其中，所述柵極電極由按照5X IO14CnT2以上、5X IO15CnT2以下的劑量摻雜了硼B(yǎng)之后的多晶硅組成。
12.根據(jù)權(quán)利要求9 11任意一項(xiàng)所述的半導(dǎo)體裝置，其中，還包括柵極墊，在所述N型半導(dǎo)體層上形成，有助于與外部的電連接；和柵極指，在所述N型半導(dǎo)體層上形成，由金屬材料組成，與所述柵極墊以及所述柵極電極電連接。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其中， 所述柵極墊由與所述柵極指相同的材料組成。
14.一種半導(dǎo)體裝置，其包括 半導(dǎo)體層，由SiC組成；N型的第1雜質(zhì)區(qū)域，在所述半導(dǎo)體層的表層部上選擇性地形成； P型的第2雜質(zhì)區(qū)域，在所述半導(dǎo)體層的表層部上以與所述第1雜質(zhì)區(qū)域相鄰且被所述第1雜質(zhì)區(qū)域包圍的方式選擇性地形成；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及所述第2雜質(zhì)區(qū)域上而形成， 在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有P型雜質(zhì)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其中，在距離所述第2雜質(zhì)區(qū)域的表面的深度為50nm IOOnm的部分中，以針對SiC的固溶限以上含有所述P型雜質(zhì)。
16.根據(jù)權(quán)利要求14或15所述的半導(dǎo)體裝置，其中，在距離所述第2雜質(zhì)區(qū)域的表面的深度為IOOnm以上的部分中，以低于針對SiC的固溶限含有所述P型雜質(zhì)。
17.根據(jù)權(quán)利要求14 16任意一項(xiàng)所述的半導(dǎo)體裝置，其中，在所述第2雜質(zhì)區(qū)域的表層部中，含有多于2 X IO2ciCnT3的P型雜質(zhì)。
18.根據(jù)權(quán)利要求14 17任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第2雜質(zhì)區(qū)域具有通過多級離子注入法形成的雜質(zhì)濃度分布。
19.根據(jù)權(quán)利要求14 18任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述P型雜質(zhì)是Al。
20.根據(jù)權(quán)利要求14 19任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述第1雜質(zhì)區(qū)域的表層部中的N型雜質(zhì)的濃度在IX 102°cm_3 5X 102°cm_3的范圍內(nèi)。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其中，所述第1雜質(zhì)區(qū)域的表層部中的N型雜質(zhì)的濃度具有盒型的雜質(zhì)濃度分布。
22.根據(jù)權(quán)利要求14 21任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述歐姆金屬具有單層構(gòu)造或者層疊構(gòu)造，該單層構(gòu)造由從Ti、TiN, Ni、Al、Ta、TaN, W和WN的組中選擇的一種材料組成，該層疊構(gòu)造層疊了由從所述組中選擇多種的各材料組成的層。
23.一種半導(dǎo)體裝置，其包括第1導(dǎo)電型的半導(dǎo)體層，由SiC組成；第2導(dǎo)電型區(qū)域，在所述半導(dǎo)體層的表層部，在與所述半導(dǎo)體層的厚度方向垂直的方向空出間隔形成；第1導(dǎo)電型的第1雜質(zhì)區(qū)域，在各個(gè)所述第2導(dǎo)電型區(qū)域的表層部上，與所述第2導(dǎo)電型區(qū)域的周緣空出間隔形成；第2導(dǎo)電型的第2雜質(zhì)區(qū)域，在各個(gè)所述第2導(dǎo)電型區(qū)域的表層部上，以被所述第1雜質(zhì)區(qū)域包圍的方式形成；柵極絕緣膜，在所述半導(dǎo)體層上形成；柵極電極，在所述柵極絕緣膜上形成，與所述第2導(dǎo)電型區(qū)域中的其周緣和所述第1雜質(zhì)區(qū)域之間的部分對置，且橫跨在彼此相鄰的2個(gè)所述第1雜質(zhì)區(qū)域之間；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及所述第2雜質(zhì)區(qū)域上而形成， 所述第2導(dǎo)電型區(qū)域中的以所述柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm 以下的部分的雜質(zhì)濃度，為IXlO18cnT3以下，在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有第2導(dǎo)電型雜質(zhì)， 在所述半導(dǎo)體層中，通過從其表面向下挖掘，形成橫跨在彼此相鄰的2個(gè)所述第1雜質(zhì)區(qū)域之間的槽，由所述柵極絕緣膜覆蓋所述槽的內(nèi)面，所述柵極電極具有與所述半導(dǎo)體層的表面對置的表層對置部以及在所述槽中埋設(shè)的埋設(shè)部。
24.一種半導(dǎo)體裝置，其包括第1導(dǎo)電型的半導(dǎo)體層，由SiC組成； 第2導(dǎo)電型區(qū)域，在所述半導(dǎo)體層的表層部選擇性地形成；第1導(dǎo)電型的第1雜質(zhì)區(qū)域，在所述第2導(dǎo)電型區(qū)域的表層部上，與所述第2導(dǎo)電型區(qū)域的周緣空出間隔形成；第2導(dǎo)電型的第2雜質(zhì)區(qū)域，在所述第2導(dǎo)電型區(qū)域的表層部上，以被所述第1雜質(zhì)區(qū)域包圍的方式形成；柵極絕緣膜，在所述半導(dǎo)體層上形成；柵極電極，在所述柵極絕緣膜上形成，與所述第2導(dǎo)電型區(qū)域中的其周緣和所述第1雜質(zhì)區(qū)域之間的部分對置；和歐姆金屬，橫跨在所述第1雜質(zhì)區(qū)域以及所述第2雜質(zhì)區(qū)域上而形成，所述第2導(dǎo)電型區(qū)域中的以所述柵極絕緣膜的厚度方向的中央為基準(zhǔn)的深度為IOOnm以下的部分的雜質(zhì)濃度，為IXlO18cnT3以下，在所述第2雜質(zhì)區(qū)域的表層部中，以針對SiC的固溶限以上含有第2導(dǎo)電型雜質(zhì)。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，包括第1導(dǎo)電型半導(dǎo)體層；第2導(dǎo)電型的多個(gè)主體區(qū)域，在從上述半導(dǎo)體層的表面至厚度方向的中間部的區(qū)域，在與上述厚度方向垂直的方向空出間隔形成；第1導(dǎo)電型源極區(qū)域，在各主體區(qū)域的表層部，與上述主體區(qū)域的周緣空出間隔形成；柵極絕緣膜，形成在上述半導(dǎo)體層上；和柵極電極，形成在所述柵極絕緣膜上，在上述半導(dǎo)體層，通過從其表面向下挖掘以形成橫跨在彼此相鄰的2個(gè)上述源極區(qū)域之間的槽，由上述柵極絕緣膜覆蓋上述槽的內(nèi)面，上述柵極電極具有與上述半導(dǎo)體的表面對置的表面對置部以及在上述槽中埋設(shè)的埋設(shè)部。
文檔編號H01L29/78GK102362354SQ201080013440
公開日2012年2月22日 申請日期2010年3月23日 優(yōu)先權(quán)日2009年3月25日
發(fā)明者三浦峰生, 中野佑紀(jì), 箕谷周平 申請人:羅姆股份有限公司