專利名稱：P型dmos器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，更具體地說，涉及一種P型DMOS器件及其制造方法。
背景技術(shù)：
DMOS器件按JFET注入離子的不同可分為N型DMOS和P型DM0S，N型DMOS —般在外延層內(nèi)注入砷As或銻Sb，P型DMOS —般注入硼B(yǎng)。參見圖1，圖中示出了在DMOS器件的 2個(gè)阱之間的外延層內(nèi)形成的寄生場效應(yīng)管JFET。JFET注入一般在外延層表面內(nèi)注入與外延層摻雜元素相同的離子，隨后采用推進(jìn)工藝，將注入的離子驅(qū)入外延層內(nèi)一定的深度。所述JFET注入對于DMOS器件的導(dǎo)通電阻與擊穿電壓都有很大影響。相對N型DMOS器件而言，在制造P型DMOS器件時(shí)，極易在襯底背面出現(xiàn)雜質(zhì)析出的現(xiàn)象，進(jìn)而在襯底背面形成自摻雜，最終導(dǎo)致器件擊穿電壓不穩(wěn)定。為解決襯底背面自摻雜影響，在制造P型DMOS器件時(shí)，一般選用電阻率較高的襯底，但是，這樣會(huì)增加產(chǎn)品單位面積的導(dǎo)通電阻，從而增加產(chǎn)品面積，導(dǎo)致產(chǎn)品成本增加，競爭力下降。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種P型DMOS器件制造方法，該方法能夠在不使用高電阻率襯底的情況下解決襯底背面自摻雜問題。為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案一種P型DMOS器件制造方法，所述方法包括提供基底，所述基底包括本體層和外延層；在所述外延層上形成厚度為700A~1100A的掩蔽層；以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。
優(yōu)選的，所述掩蔽層的厚度為900A。優(yōu)選的，所述本體層為電阻率小于0. 003ohm · cm的P型硅襯底。優(yōu)選的，所述掩蔽層采用熱氧化工藝形成。優(yōu)選的，所述掩蔽層為二氧化硅。優(yōu)選的，離子注入工藝中注入的離子為硼。優(yōu)選的，所述厚度為700A~1100A的掩蔽層阻擋注入的離子在所述外延層內(nèi)的擴(kuò)散，進(jìn)而防止退火處理后襯底背面自摻雜。本發(fā)明還提供了一種P型DMOS器件，所述器件包括基底，所述基底包括本體層和外延層；其中，所述外延層包括由位于所述外延層上的厚度為700A~1100A的掩蔽層阻擋進(jìn)行離子注入工藝而形成的離子注入層。優(yōu)選的，所述器件中的掩蔽層的厚度為900 A。
優(yōu)選的，所述器件中的本體層為電阻率小于0. 003ohm · cm的P型硅襯底。從上述技術(shù)方案可以看出，本發(fā)明所提供的方法，在離子注入之前首先在外延層上形成厚度為700A~1100A的掩蔽層，然后以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。所述厚度為700A~1100A的掩蔽層，能夠有效阻擋注入的離子在所述外延層內(nèi)的擴(kuò)散，進(jìn)而防止了襯底背面自摻雜的問題，使得制成的P型DMOS器件具有穩(wěn)定的擊穿電壓。且本發(fā)明所提供的方法適用于電阻率較低的襯底，因此，可以減小產(chǎn)品單位面積的導(dǎo)通電阻，進(jìn)而減小產(chǎn)品面積，降低產(chǎn)品成本，增加競爭力。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實(shí)施例所提供的一種P型DMOS器件結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例所提供的一種P型DMOS器件制造方法流程圖；圖3為本發(fā)明實(shí)施例所提供的兩種不同工藝條件下制得的P型DMOS器件的電性測試對比示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。其次，本發(fā)明結(jié)合示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。此外，在實(shí)際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。正如背景技術(shù)部分所述，在制造P型DMOS器件時(shí)，極易在襯底背面出現(xiàn)自摻雜現(xiàn)象，進(jìn)而影響器件的擊穿電壓。選用電阻率較高的襯底雖然能解決襯底背面自摻雜問題，但會(huì)使得產(chǎn)品成本增加，競爭力下降。發(fā)明人研究發(fā)現(xiàn)，產(chǎn)生上述問題的本質(zhì)原因在于P型DMOS器件中以摻硼B(yǎng)為主， N型DMOS器件中一般摻入砷As或銻Sb，而硼B(yǎng)在外延層中的擴(kuò)散系數(shù)遠(yuǎn)大于砷As或銻 Sb，因此，硼B(yǎng)在外延層中的擴(kuò)散速率較快。對于高壓工藝條件下，由于溫度較高的原因使得N型DMOS器件和P型DMOS器件均有可能出現(xiàn)襯底背面自摻雜的現(xiàn)象；而對于中低壓工藝條件下，溫度相對降低，N型DMOS器件不再出現(xiàn)襯底背面自摻雜的問題，而由于硼B(yǎng)的擴(kuò)散速率較快的原因，使得P型DMOS器件中仍然會(huì)出現(xiàn)上述問題，進(jìn)而影響P型DMOS器件的擊穿電壓?；诖?，本發(fā)明提供一種P型DMOS器件制造方法，所述方法包括提供基底，所述基底包括本體層和外延層；在所述外延層上形成厚度為700A~1100A的掩蔽層；以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。下面結(jié)合附圖詳細(xì)說明本發(fā)明所提供的P型DMOS器件制造方法。參考圖2，本發(fā)明所提供的方法包括如下步驟步驟Sl 提供基底，所述基底包括本體層和外延層。本發(fā)明實(shí)施例中所述基底包括本體層(即襯底)和外延層，所述本體層為P型硅襯底，所述外延層為在P型硅襯底上生長的具有輕摻雜的硅，其晶格結(jié)構(gòu)和本體層完全相同，只是純度更高、晶格缺陷更少。在其他實(shí)施例中，所述本體層還可以為鍺、磷化銦或砷化鎵等其他半導(dǎo)體材料。在半導(dǎo)體器件制造過程中，光刻、刻蝕或離子注入等工藝一般均在所述外延層上或外延層內(nèi)進(jìn)行。所述“外延層上”是指由外延層表面向上的區(qū)域，該區(qū)域不屬于外延層(或基底)本身；所述“外延層內(nèi)”是指由外延層表面向下延伸的一定深度的區(qū)域， 該區(qū)域?qū)儆谕庋訉?或基底)的一部分。本實(shí)施例中所提供的本體層為電阻率小于0. 003ohm-cm的P型硅襯底，因?yàn)楸景l(fā)明旨在采用低電阻率襯底的情況下提高P型DMOS器件擊穿電壓的穩(wěn)定性。步驟S2 在所述外延層上形成厚度為700A~1100A的掩蔽層?，F(xiàn)有的DMOS器件制造過程中，在進(jìn)行JFET注入之前可以在所述外延層上形成掩蔽層，所述掩蔽層的作用是減小外延層表面的注入損傷，因此，所述掩蔽層的厚度一般較薄，大約為150A左右。較薄的掩蔽層在起到保護(hù)外延層表面不受損傷的前提下，還能提高生產(chǎn)效率，這是因?yàn)?，掩蔽層如果太厚，必然使得形成掩蔽層的時(shí)間增加，進(jìn)而影響產(chǎn)品的生產(chǎn)效率。很多DMOS器件制造工藝中，考慮到注入離子對所述外延層表面損傷不敏感，且為了提高生產(chǎn)效率，在JFET注入之前不形成掩蔽層，即所述JFET注入直接在外延層表面進(jìn)行。對于制造P型DMOS器件時(shí)易在襯底背面出現(xiàn)雜質(zhì)析出的現(xiàn)象，本領(lǐng)域技術(shù)人員往往認(rèn)為，僅通過采用電阻率較大的襯底即可解決上述問題，而制造過程中各種膜層的厚度對于解決襯底背面雜質(zhì)析出的問題并無貢獻(xiàn)。為克服上述技術(shù)偏見，本發(fā)明在進(jìn)行JFET注入之前不但在所述外延層上形成掩蔽層，而且形成的掩蔽層的厚度較一般的掩蔽層的厚度要高好幾倍。本發(fā)明實(shí)施例中采用熱氧化工藝在所述外延層上形成厚度為700A~1100A的掩蔽層。本實(shí)施例中所述掩蔽層為二氧化硅，且本實(shí)施例中通過控制熱氧化工藝的時(shí)間使得所述掩蔽層的厚度為900A。步驟S3 以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。本實(shí)施例中在900A厚度的掩蔽層上旋涂光刻膠，接著利用相應(yīng)的掩膜版對所述光刻膠進(jìn)行曝光，曝光之后顯影，形成具有注入?yún)^(qū)圖案的光刻膠層，然后以所述具有注入?yún)^(qū)圖案的光刻膠層為掩膜，并以所述900 A厚度的掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。本實(shí)施例中注入的離子為硼B(yǎng)離子。離子注入之后對所述外延層進(jìn)行退火處理(或稱推進(jìn)工藝)，退火處理一方面用來恢復(fù)注入離子時(shí)對基底晶格造成的破壞，另一方面激活注入的離子，使得所述離子驅(qū)入外延層內(nèi)一定的深度。本發(fā)明所提供的P型DMOS器件制造方法，還包括去除所述掩蔽層。退火處理完成后，JFET注入完成。之后，清洗所述基底，即去除所述具有注入?yún)^(qū)圖案的光刻膠層，去除所述掩蔽層，接著進(jìn)行后續(xù)步驟。待整個(gè)工藝流程完成后，對制造出來的P型DMOS器件進(jìn)行測試。本實(shí)施例中對兩種不同工藝條件下形成的P型DMOS器件進(jìn)行了電性測試，所述兩種不同工藝條件為一種為JFET注入之前沒有形成掩蔽層，即直接在所述外延層內(nèi)進(jìn)行離子注入；另一種為在JFET 注入之前在所述外延層上形成了厚度為900A的掩蔽層，然后以所述900A的掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。JFET注入之后的步驟均相同。參考圖3，圖中曲線7和曲線9示出了兩種不同工藝條件下制得的P型DMOS器件的電學(xué)性能，圖中橫軸表示測試點(diǎn)的個(gè)數(shù)，縱軸表示測試點(diǎn)對應(yīng)的擊穿電壓。由方塊形成的曲線9對應(yīng)在900A掩蔽層的工藝條件下制得的P型DMOS器件，由菱形形成的曲線7對應(yīng)在沒有掩蔽層的工藝條件下制得的P型DMOS器件。由圖上可以看出，當(dāng)在沒有掩蔽層的條件下直接在外延層上進(jìn)行JFET注入，進(jìn)而形成的P型DMOS器件，其擊穿電壓很不穩(wěn)定，電壓范圍可從103V延伸至115V ；而對于在JFET注入之前形成900A厚的掩蔽層，進(jìn)而形成的 P型DMOS器件，其擊穿電壓相對穩(wěn)定，電壓范圍在113V 117V之間。因此，在進(jìn)行JFET注入之前形成較厚的掩蔽層(相對現(xiàn)有技術(shù)中較薄的掩蔽層)，有助于提高P型DMOS器件擊穿電壓的穩(wěn)定性。且需要注意的是，本發(fā)明實(shí)施例在不使用高電阻率襯底的情況下就解決了襯底背面自摻雜的問題，即，一方面使用較低電阻率的襯底，以減小產(chǎn)品單位面積的導(dǎo)通電阻，進(jìn)而減小產(chǎn)品面積，降低產(chǎn)品成本，增加競爭力；另一方面提高了 P型DMOS器件擊穿電壓的穩(wěn)定性。從上述實(shí)施例可以看出，本發(fā)明所提供的方法，JFET注入之前在所述外延層上形成厚度為700A~1100A的掩蔽層，如此厚的掩蔽層不但能夠起到減小外延層表面的注入損失，更重要的是能夠阻擋注入的離子在所述外延層內(nèi)快速擴(kuò)散，從而解決了 P型DMOS器件襯底背面自摻雜的問題。且本發(fā)明所提供的方法適用于電阻率較低的襯底，因此，可以減小產(chǎn)品單位面積的導(dǎo)通電阻，進(jìn)而減小產(chǎn)品面積，降低產(chǎn)品成本，增加競爭力。本發(fā)明還提供了一種P型DMOS器件，所述器件具體包括基底，所述基底包括本體層和外延層；其中，所述外延層包括由位于所述外延層上的厚度為700A~1100A的掩蔽層阻擋進(jìn)行離子注入工藝而形成的離子注入層。本實(shí)施例所提供的P型DMOS器件的本體層為電阻率小于0. 003ohm 的P型硅襯底，且所述掩蔽層的厚度為900 A。本說明書中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說明的都是與其他實(shí)施例的不同之處，所以描述的比較簡單，相關(guān)之處參見方法部分說明即可。對所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。 對這些實(shí)施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。
權(quán)利要求
1.一種P型DMOS器件制造方法，其特征在于，包括 提供基底，所述基底包括本體層和外延層；在所述外延層上形成厚度為700A~1100A的掩蔽層； 以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。
2.根據(jù)權(quán)利要求ι所述的方法，其特征在于，所述掩蔽層的厚度為900A。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述本體層為電阻率小于0.003ohm · cm 的P型硅襯底。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述掩蔽層采用熱氧化工藝形成。
5.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述掩蔽層為二氧化硅。
6.根據(jù)權(quán)利要求3所述的方法，其特征在于，離子注入工藝中注入的離子為硼。
7.根據(jù)權(quán)利要求ι 6任一項(xiàng)所述的方法，其特征在于，所述厚度為700A~1100A的掩蔽層阻擋注入的離子在所述外延層內(nèi)的擴(kuò)散，進(jìn)而防止退火處理后襯底背面自摻雜。
8.一種P型DMOS器件，其特征在于，包括基底，所述基底包括本體層和外延層；其中，所述外延層包括由位于所述外延層上的厚度為700A~1100A的掩蔽層阻擋進(jìn)行離子注入工藝而形成的離子注入層。
9.根據(jù)權(quán)利要求8所述的P型DMOS器件，其特征在于，所述掩蔽層的厚度為900A。
10.根據(jù)權(quán)利要求8或9所述的P型DMOS器件，其特征在于，所述本體層為電阻率小于 0. 003ohm · cm的P型硅襯底。
全文摘要
本發(fā)明實(shí)施例公開了一種P型DMOS器件及其制造方法，所述方法包括提供基底，所述基底包括本體層和外延層；在所述外延層上形成厚度為的掩蔽層；以所述掩蔽層為注入阻擋層在所述外延層內(nèi)進(jìn)行離子注入。所述P型DMOS器件包括基底，所述基底包括本體層和外延層；其中，所述外延層包括由位于所述外延層上的厚度為的掩蔽層阻擋進(jìn)行離子注入工藝而形成的離子注入層。本發(fā)明所提供的P型DMOS器件制造方法，能夠在使用較小電阻率襯底的情況下，解決襯底背面自摻雜問題，因此，可以減小產(chǎn)品面積，降低產(chǎn)品成本，增加競爭力。
文檔編號(hào)H01L29/06GK102468177SQ20101055134
公開日2012年5月23日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者趙秋森, 鄧小社 申請人:無錫華潤上華半導(dǎo)體有限公司, 無錫華潤上華科技有限公司