專利名稱：半導體結構及其制造方法
技術領域：
本發(fā)明涉及一種半導體結構，特別涉及一種具有新穎金屬柵極堆疊結構的半導體 結構及其制造方法。
背景技術：
當一例如一金屬氧化物半導體場效晶體管(MOSFET)的半導體元件借由不同技術 微縮時，高介電常數介電材料與金屬適合用來形成一柵極堆疊。然而，于形成η型金屬氧化 物半導體(nMOS)晶體管與ρ型金屬氧化物半導體(pMOS)晶體管金屬柵極堆疊的方法中， 當整合工藝與材料時，會產生不同問題。例如當一 P型金屬氧化物半導體(PMOS)晶體管的 P型金屬柵極暴露于一移除多晶硅以形成一 η型金屬柵極的工藝時，填入ρ型金屬柵電極的 鋁層與P金屬層會損壞、凹陷或因移除η型金屬氧化物半導體(nMOS)晶體管區(qū)域多晶硅的 蝕刻工藝而被移除。此外，η型金屬層會沉積于凹陷的ρ型金屬柵極中，導致ρ型金屬柵極 的電阻增加，降低元件效能，例如P型金屬氧化物半導體(PMOS)金屬柵極工作函數的變化 以及P型金屬氧化物半導體(PMOS)晶體管的門檻電壓漂移。因此，亟須開發(fā)一可解決上述 問題的工藝方法。

發(fā)明內容
為了解決現(xiàn)有技術中存在的上述問題，本發(fā)明提供一種半導體元件金屬柵極堆疊 的制造方法，包括形成一第一偽柵極與一第二偽柵極于一半導體基板上，每一第一與第二 偽柵極包括一介電材料層與一多晶硅層，形成于該介電材料層上；移除該第一偽柵極的該 多晶硅層，以形成一第一柵極溝槽；形成一第一金屬柵電極于該第一柵極溝槽中，該第一金 屬柵電極包括一第一金屬層與一第一鋁層，該第一金屬層具有一第一工作函數，該第一鋁 層形成于該第一金屬層上；對該半導體基板實施一化學機械研磨(CMP)工藝；對該第一金 屬柵電極的該第一鋁層實施一回火工藝，該回火工藝包括一含氮與含氧氣體，其回火時間 低于60秒；實施一蝕刻工藝，以移除該第二偽柵極的該多晶硅層，以形成一第二柵極溝槽； 以及形成一第二金屬柵電極于該第二柵極溝槽中，該第二金屬柵電極包括一第二金屬層與 一第二鋁層，該第二金屬層具有一第二工作函數，不同于該第一工作函數，該第二鋁層形成 于該第二金屬層上。本發(fā)明也提供另一實施例，一種金屬柵極堆疊的制造方法，包括形成一第一偽 柵極與一第二偽柵極于一基板上；移除該第一偽柵極的一多晶硅層，以形成一第一柵極溝 槽；形成一第一金屬層與一第一鋁層于該第一柵極溝槽中；對該基板實施一化學機械研磨 (CMP)工藝；使用一含氮與含氧氣體，對該第一鋁層實施一回火工藝，以形成一界面層于該 第一鋁層上，該界面層含鋁、氮與氧；移除該第二偽柵極的一多晶硅層，以形成一第二柵極 溝槽；以及形成一第二金屬層與一第二鋁層于該第二柵極溝槽中，該第二鋁層形成于該第
■~t ο本發(fā)明也提供一實施例，一種半導體結構，包括一第一型場效晶體管與一第二型場效晶體管于一基板上。該第一型場效晶體管包括一第一柵極，具有一高介電常數材料層， 形成于一基板上；一第一金屬層，具有一第一工作函數，形成于該高介電常數材料層上；一 第一鋁層，形成于該第一金屬層上；以及一界面層，包括鋁、氮與氧，形成于該第一鋁層上。 該第二型場效晶體管包括一第二柵極，具有該高介電常數材料層，形成于該基板上；一第二 金屬層，具有一第二工作函數，形成于該高介電常數材料層上，該第二工作函數與該第一工 作函數不同；以及一第二鋁層，形成于該第二金屬層上。本發(fā)明于不同實施例中提供的優(yōu)點包括可避免P型場效晶體管(PFET)的門檻 電壓漂移；可降低半導體結構的RC延遲，改善電路效能；ρ型金屬柵電極的空隙填入已獲改 善。此外，本發(fā)明實施的回火工藝不但可額外地致密化鋁層，也可降低化學機械研磨工藝所 造成的缺陷。


圖1為根據本發(fā)明各種觀點，一具有一金屬柵極堆疊半導體元件制造方法實施例 的流程圖。圖2 圖6為根據本發(fā)明不同實施例的不同觀點，一具有一金屬柵極堆疊半導體 結構于不同工藝階段的剖面示意圖。主要附圖標記說明100 半導體元件(結構)制造方法；102 提供一半導體基板；104 形成不同柵極材料層；106 圖案化不同材料層，以形成不同η型場效晶體管(nFET)偽柵極堆疊與ρ型 場效晶體管(PFET)偽柵極堆疊；108 于ρ型場效晶體管(pFET)區(qū)域，形成一 ρ型金屬柵電極；110 使用一包含氮氣與氧氣的回火氣體，對鋁層實施一回火工藝；112 實施一蝕刻工藝，以移除η型場效晶體管(nFET)區(qū)域中η型場效晶體管 (nFET)偽柵極的多晶硅層；114 于η型場效晶體管(nFET)區(qū)域，形成一 η型柵電極；200 半導體結構；210 半導體基板；220 隔離結構；224 η型場效晶體管(nFET)區(qū)域；226 ρ型場效晶體管(pFET)區(qū)域；232、256 界面層；234 高介電常數材料層；238 多晶硅層；240、242 輕摻雜漏極(LDD)結構；244 η型場效晶體管(nFET)偽柵極；246 ρ型場效晶體管(nFET)偽柵極；248 間隙壁；
250、251 重摻雜源/漏極(S/D)結構；252 層間介電(ILD)層;253、257 金屬層；2M ρ型(金屬)柵電極(鋁層)；258 η型(金屬)柵電極(鋁層)。
具體實施例方式為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配 合附圖，作詳細說明如下。圖1為根據本發(fā)明各種觀點，一具有一金屬柵極堆疊半導體元件制造方法100實 施例的流程圖。圖2 圖6為根據本發(fā)明一或多個實施例觀點，一半導體結構200于不同 工藝階段的剖面示意圖。半導體結構200及其制造方法100的描述請參閱圖1 圖6。請參閱圖1、圖2，本發(fā)明半導體元件的制造方法100開始于步驟102，提供一半導 體基板210。半導體基板210包括硅，也可選擇性地包括鍺、鍺化硅或其他適合的半導體材 料。半導體基板210也包括不同隔離結構220，例如形成于基板中以分離不同元件或區(qū)域 的淺溝槽隔離物。在一實施例中，半導體基板210包括一供η型場效晶體管(nFET)形成的 η型場效晶體管(nFET)區(qū)域224以及一供ρ型場效晶體管(pFET)形成的ρ型場效晶體管 (pFET)區(qū)域226。在一實施例中，η型場效晶體管(nFET)與ρ型場效晶體管(pFET)分別 包括例如η型金屬氧化物半導體場效晶體管(nMOSFET)與ρ型金屬氧化物半導體場效晶體 管(pMOSFET)的金屬氧化物半導體場效晶體管(MOSFET)。仍請參閱圖1、圖2，本發(fā)明半導體元件的制造方法100進行至步驟104，形成不同 柵極材料層。在一實施例中，不同柵極材料層包括一高介電常數材料層234與一多晶硅層 238。借由原子層沉積(ALD)或其他適當工藝形成高介電常數材料層234。其他形成高介電 常數材料層234的方法包括金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、紫外光 臭氧氧化及分子束外延(MBE)。在一實施例中，高介電常數材料包括氧化鉿(HfO2)。高介 電常數材料層234也可選擇性地包括氮化金屬、金屬硅化物或其他金屬氧化物。在一實施例中，于半導體基板210上，可額外地形成一界面層(IL) 232，插入于半 導體基板210與高介電常數材料層234之間。界面層(IL) 232包括例如一薄氧化硅層。于 形成高介電常數材料層234前，于半導體基板210上，形成薄氧化硅層?？山栌稍訉映练e (ALD)或熱氧化形成薄氧化硅層。在另一實施例中，于高介電常數材料層234上，可形成一 金屬層。在一實施例中，金屬層包括氮化鈦。高介電常數材料層234結合氮化鈦層可改善 元件效能，例如降低漏電流。之后，于高介電常數材料層234上，形成多晶硅層238。在一實施例中，借由化學 氣相沉積(CVD)或其他適當技術形成多晶硅層238。在一實施例中，于化學氣相沉積(CVD) 工藝中，可使用硅烷(SiH4)作為一化學氣體，以形成多晶硅層238。請參閱圖1、圖3，本發(fā)明半導體元件的制造方法100進行至步驟106，圖案化不同 材料層，以形成不同η型場效晶體管(nFET)偽柵極堆疊與ρ型場效晶體管(pFET)偽柵極 堆疊。在一實施例中，步驟106于η型場效晶體管(nFET)區(qū)域2M形成一 η型場效晶體管 (nFET)偽柵極M4，于ρ型場效晶體管(pFET)區(qū)域2 形成一 ρ型場效晶體管(pFET)偽柵極M6。于步驟106中，借由包括微影圖案化及蝕刻工藝移除部份不同材層，以形成η型 場效晶體管(nFET)偽柵極244與ρ型場效晶體管(pFET)偽柵極M6。在一實施例中，于柵極材料層上，形成一圖案化光致刻蝕劑層(于光致刻蝕劑層 中定義一或多個開口)。借由一光刻工藝形成一圖案化光致刻蝕劑層。典型光刻工藝可包 括光致刻蝕劑涂布、軟烤、光掩模對準、曝光、曝光后烘烤、光致刻蝕劑顯影及硬烤等工藝步 驟。光刻曝光工藝也可以其他適當方法例如無光掩模光刻、電子束直寫或離子束直寫取代。之后，借由圖案化光致刻蝕劑層開口，實施一蝕刻工藝，以移除不同柵極材料層。 在一實施例中，蝕刻工藝為一干蝕刻工藝。在一實施例中，干蝕刻工藝施予一含氟等離子 體，以移除多晶硅層238。在另一實施例中，干蝕刻工藝施予一含氟等離子體，以移除多晶硅 層238與高介電常數材料層234。在另一實施例中，蝕刻氣體包括四氟化碳(CF4)。蝕刻工 藝也可選擇性地包括多重蝕刻步驟，以蝕刻不同柵極材料層。在另一實施例中，蝕刻工藝包 括例如含氟化學物的濕蝕刻。在另一實施例中，于柵極材料層上，形成一硬掩模層。硬掩模層包括一或多層借由 例如化學氣相沉積(CVD)等適當工藝形成的介電材料。在不同實施例中，硬掩模層包括氧 化硅、氮化硅、氮氧化硅或其組合的多層膜結構。于硬掩模層上，形成一圖案化光致刻蝕劑 層。之后，借由圖案化光致刻蝕劑層開口，蝕刻移除硬掩模層，獲得一圖案化硬掩模層。對 硬掩模層實施的蝕刻工藝可為一濕蝕刻工藝、一干蝕刻工藝或其組合，例如可使用氟化氫 (HF)溶液蝕刻一氧化硅硬掩模層。于η型場效晶體管(nFET)區(qū)域2 與ρ型場效晶體管(pFET)區(qū)域226，借由不同 離子注入工藝形成輕摻雜漏極(LDD)結構，并使輕摻雜漏極(LDD)區(qū)對準相對應的偽柵極。 在一實施例中，輕摻雜漏極(LDD)結構240包括η型摻質，形成于η型場效晶體管(nFET) 區(qū)域224。輕摻雜漏極(LDD)結構242包括ρ型摻質，形成于ρ型場效晶體管(pFET)區(qū)域 226。于沉積介電層與實施干蝕刻工藝后，形成間隙壁M8。借由不同離子注入工藝形成重 摻雜源/漏極(S/D)結構，并對準相對應間隙壁的邊緣。在一實施例中，重摻雜源/漏極 (S/D)結構250包括η型摻質，形成于η型場效晶體管(nFET)區(qū)域224。重摻雜源/漏極 (S/D)結構251包括ρ型摻質，形成于ρ型場效晶體管(pFET)區(qū)域226。在另一實施例中， 于半導體基板210上，借由化學氣相沉積(CVD)或其他適當方法可額外地形成一例如氮化 硅的蝕刻終止層(ESL)。于半導體基板210與偽柵極堆疊上，借由一例如化學氣相沉積(CVD)或旋涂式玻 璃法(SOG)的適當工藝形成一層間介電(ILD)層252。層間介電(ILD)層252包括一例如 氧化硅的介電材料、低介電常數介電材料、其他適合的介電材料或其組合。舉例來說，借由 一高密度等離子體化學氣相沉積(CVD)形成層間介電(ILD)層252。層間介電(ILD)層252 設置于半導體基板210上，位于偽柵極堆疊之間。層間介電(ILD)層252更進一步設置于 偽柵極堆疊上。之后，對半導體基板210實施一化學機械研磨(CMP)工藝，以平坦化半導體基板 210，露出η型場效晶體管(nraT)偽柵極244與ρ型場效晶體管(pFET)偽柵極246的多晶 硅層238。在一實施例中，若于多晶硅層238上形成一用于形成偽柵極堆疊的硬掩模，則實 施化學機械研磨(CMP)工藝，直至露出硬掩模為止。之后，實施一例如濕蝕刻浸泡的蝕刻工 藝，以移除硬掩模，露出多晶硅層238。
請參閱圖1、圖4，本發(fā)明半導體元件的制造方法100進行至步驟108，于ρ型場效 晶體管(PFET)區(qū)域226，形成一 ρ型金屬柵電極254。ρ型柵電極邪4包括一金屬層或具 有一多重金屬材料的多層結構。首先，借由一包括光刻圖案化與蝕刻的工藝移除P型場效 晶體管(PFET)偽柵極M6的多晶硅層238，以形成柵極溝槽。在一實施例中，于半導體基 板210上，形成一圖案化光致刻蝕劑層覆蓋η型場效晶體管(nFET)偽柵極M4，但留有一 開口露出P型場效晶體管(PFET)偽柵極M6。之后，借由一蝕刻工藝移除ρ型場效晶體管 (pFET)偽柵極M6，例如可使用氫氧化鉀溶液移除ρ型場效晶體管(pFET)偽柵極246的多 晶硅層238。在另一實施例中，蝕刻工藝包括多重蝕刻步驟，以移除多晶硅層238或其他欲 移除的材料層，于P型場效晶體管(PFET)區(qū)域226，形成一柵極溝槽，或稱為ρ柵極溝槽。 于移除P型場效晶體管(PFET)偽柵極246的多晶硅層238后，借由一濕化學物或氧氣等離 子體的灰化移除圖案化光致刻蝕劑層。于ρ型場效晶體管(pFET)區(qū)域226的柵極溝槽中，借由一例如物理氣相沉積 (PVD)、化學氣相沉積(CVD)或電鍍的適當技術填入一或多種金屬材料。在一實施例中，于 P型場效晶體管(PFET)區(qū)域226的柵極溝槽中，沉積一金屬層253，其中金屬層253對ρ型 場效晶體管(PFET)具有一適當的工作函數。金屬層253也可稱為ρ金屬或ρ型金屬。在 一實施例中，P金屬具有一等于或大于5. 2eV的工作函數。舉例來說，ρ金屬包括氮化鈦。 在另一實施例中，金屬層253包括其他適合的導電材料，例如其他適合的金屬或合金，以調 整工作函數，改善包括門檻電壓的元件效能。之后，于P型場效晶體管(PFET)區(qū)域226的 柵極溝槽中，填入一鋁層254。在一實施例中，于ρ型場效晶體管(pFET)區(qū)域2 的柵極溝 槽中，借由一物理氣相沉積(PVD)工藝形成鋁層254。在另一實施例中，于一物理氣相沉積 (PVD)設備的不同腔室中，借由物理氣相沉積(PVD)形成金屬層253與鋁層254。之后，對半導體基板210實施一化學機械研磨(CMP)工藝，以移除層間介電(ILD) 層252上多余的材料，包括金屬層253與鋁層254。平坦化半導體基板210表面，以利后續(xù) 工藝步驟。獲得一包括金屬層253與鋁層254的ρ型場效晶體管(pFET)柵電極。仍請參閱圖1、圖4，本發(fā)明半導體元件的制造方法100進行至步驟110，使用一包 含氮氣與氧氣的回火氣體，對鋁層2M實施一回火工藝。在一實施例中，回火氣體包括一氧 化二氮(N2O)。在另一實施例中，回火氣體包括氧化氮(NO)。在另一實施例中，回火氣體可 選擇性地包括一氧化二氮(N2O)、氧化氮(NO)、氮(N2)或其組合。在一實施例中，回火溫度 介于400 450度之間。在另一實施例中，回火時間介于30 60秒之間。在另一實施例 中，回火工藝包括一大氣壓的回火壓力。在另一實施例中，于一物理氣相沉積(PVD)設備， 例如物理氣相沉積(PVD)設備的一腔室中實施回火工藝，以形成鋁層254。在另一實施例 中，于一物理氣相沉積(PVD)腔室，以大約450W的偏功率實施回火工藝。對半導體基板210 實施一回火工藝，以于P型場效晶體管(PFET)區(qū)域226的鋁層2M上，形成一界面層256。 界面層256包括鋁、氮與氧，或可稱為一氮氧化鋁(AlON)層。借由鋁與含氮、氧氣體之間的 作用形成界面層256。在一實施例中，界面層256的厚度約為100埃。請參閱圖1、圖5，本發(fā)明半導體元件的制造方法100進行至步驟112，實施一蝕刻 工藝，以移除η型場效晶體管(nFET)區(qū)域224中η型場效晶體管(nFET)偽柵極M4的多 晶硅層238。在一實施例中，蝕刻工藝包括一使用一含氟氣體的干蝕刻，以移除多晶硅層 238。在另一實施例中，于干蝕刻后，進行一濕蝕刻，以移除干蝕刻過程中所產生的高分子殘余物。濕蝕刻使用一含氟化學物，以移除高分子殘余物。在另一實施例中，蝕刻工藝額外 地包括其他蝕刻步驟，以移除多晶硅層238或其他欲移除的材料層，而于η型場效晶體管 (nFET)區(qū)域2M形成一柵極溝槽(或η柵極溝槽)。請參閱圖1、圖6，本發(fā)明半導體元件的制造方法100進行至步驟114，于η型場效 晶體管(nFET)區(qū)域224，形成一 η型柵電極258。η型柵電極258包括一金屬層257或具 有一多重金屬材料的多層結構。在一實施例中，金屬層257對η型場效晶體管(nFET)具有 一適當的工作函數，以改善元件效能。在一實施例中，金屬層257具有一等于或小于4. 2eV 的工作函數。舉例來說，金屬層257包括鉭。金屬層257也可稱為η金屬或η型金屬。之 后，于η型場效晶體管(pFET)區(qū)域224的柵極溝槽中，填入一鋁層258。在一實施例中，于 η型場效晶體管(nFET)區(qū)域224的柵極溝槽中，借由一例如物理氣相沉積(PVD)的適當工 藝填入鋁層258。在其他實施例中，可借由其他適當技術例如化學氣相沉積(CVD)、電鍍或 其組合形成鋁層258。對半導體基板210實施另一化學機械研磨(CMP)工藝，以移除多余的η金屬與鋁 層258。平坦化半導體基板210表面，以利后續(xù)工藝步驟。根據本發(fā)明半導體元件制造方法100的不同實施例，本發(fā)明工藝優(yōu)點描述如下。 本發(fā)明于不同實施例中提供不同優(yōu)點，而無特定優(yōu)點為所有實施例所必要。在一實施例中， 于對P型場效晶體管(PFET)區(qū)域226的鋁層254實施回火工藝后，于鋁層2M上，形成界 面層256。界面層256的功能宛如一與鋁層254自對準的硬掩模層，以保護鋁層2M免于損 傷以及后續(xù)蝕刻工藝于移除η型場效晶體管(nFET)區(qū)域224中η型場效晶體管(nFET)偽 柵極244的多晶硅層238的過程中保護鋁層2M免于被蝕刻。且可避免η金屬填入ρ型場 效晶體管(PFET)區(qū)域226的柵極溝槽，使ρ型金屬柵電極邪4得以維持其完整性與期望的 工作函數。因此，可避免P型場效晶體管(PFET)的門檻電壓漂移。在另一實施例中，ρ型 金屬柵電極254的電阻無消極性增加，可降低半導體結構的RC延遲，改善電路效能。在另 一實施例中，P型金屬柵電極254的空隙填入已獲改善。此外，考慮對鋁層254實施化學機 械研磨(CMP)工藝恐導致鋁層2M產生缺陷，本發(fā)明實施的回火工藝不但可額外地致密化 鋁層254，也可降低化學機械研磨(CMP)工藝所造成的缺陷。本發(fā)明半導體結構及其制造方法包括不同選擇。在另一實施例中，ρ型金屬柵電 極254與η型金屬柵電極258形成的順序不同。此例中，借由移除多晶硅層238、沉積η金 屬、填入鋁層258、實施一化學機械研磨(CMP)工藝以平坦化半導體基板210以及移除于η 型金屬柵電極258上的η金屬與鋁層258，以首先形成η型金屬柵電極258。之后，對半導 體基板210實施一回火工藝，以于η型場效晶體管(nFET)區(qū)域224的鋁層258上形成一界 面層。界面層覆蓋η型金屬柵電極258，而露出ρ型場效晶體管(pFET)區(qū)域226的ρ型場 效晶體管(PFET)偽柵極M6。就形成方法與組成而言，于η型場效晶體管(nFET)區(qū)域224 實施的回火工藝與借由該回火工藝形成于鋁層258上的界面層與于ρ型場效晶體管(pFET) 區(qū)域226實施的回火工藝與借由該回火工藝形成于鋁層2M上的界面層256大致相同，例 如回火工藝包括一同時含氮與氧例如一氧化二氮(N2O)與氧化氮(NO)的回火氣體。之后， 移除P型場效晶體管(PFET)區(qū)域226中ρ型場效晶體管(pFET)偽柵極M6的多晶硅層 238。之后，借由包括沉積ρ金屬、填入鋁層254、實施一化學機械研磨(CMP)工藝以平坦化 半導體基板210以及移除于ρ型金屬柵電極2M上的ρ金屬與鋁層254的工藝，以形成ρ型金屬柵電極254。根據本發(fā)明半導體結構及其制造方法100的不同實施例，形成不同組成與結構的 金屬柵極堆疊，作為η型場效晶體管(nFET)與ρ型場效晶體管(pFET)。η型場效晶體管 (nFET)區(qū)域224與ρ型場效晶體管(pFET)區(qū)域226的工作函數各自獨立。在不同實施例 中，η型場效晶體管(nFET)與ρ型場效晶體管(pFET)的效能已予最適化及改善。而前述 有關金屬柵極形成的缺點也已消除或減少。在另一實施例中，可借由一例如原子層沉積(ALD)的適當工藝形成高介電常數材 料層234。其他形成高介電常數材料層234的方法包括金屬有機化學氣相沉積(MOCVD)、 物理氣相沉積(PVD)及分子束外延(MBE)。在一實施例中，高介電常數材料包括氧化鉿 (HfO2)。在另一實施例中，高介電常數材料包括氧化鋁。高介電常數材料層234也可選擇性 地包括氮化金屬、金屬硅化物或其他金屬氧化物。插入于半導體基板210與高介電常數材 料層234之間的界面層(IL) 232可為氧化硅，借由例如熱氧化、原子層沉積(ALD)或紫外光 臭氧氧化等不同適當的方法而形成。界面氧化硅層的厚度可低于10埃。在另一實施例中， 界面氧化硅層的厚度約為5埃?？山栌晌锢須庀喑练e(PVD)或其他適當工藝形成不同的金屬柵極層。本發(fā)明半導 體結構可包括一額外的覆蓋層，插入于高介電常數材料層234與金屬柵極層之間。在一實 施例中，覆蓋層包括氧化鑭(LaO)。覆蓋層可選擇性地包括其他適合材料。于設置多晶硅層 238前，可于高介電常數材料層234上形成覆蓋層。在另一實施例中，可于高介電常數材料 層234與η金屬層/p金屬層之間插入一氮化鈦層，以降低漏電流。在另一實施例中，高介電常數材料層可形成于柵極最終工藝。亦即，自相對應的偽 柵極移除多晶硅層238后，于一柵極溝槽(例如η型柵極溝槽或ρ型柵極溝槽)中，形成高 介電常數材料層。之后，于柵極溝槽內的高介電常數材料層上，形成一相對應的金屬層(例 如η金屬或P金屬)以及于溝槽中填入一鋁層。此例中，高介電常數材料層可分別形成于 η金屬柵極與ρ金屬柵極中。 不同圖案化工藝可包括借由一光刻工藝形成一圖案化光致刻蝕劑層。典型光刻工 藝可包括光致刻蝕劑涂布、軟烤、光掩模對準、曝光、曝光后烘烤、光致刻蝕劑顯影及硬烤等 工藝步驟。光刻曝光工藝也可以其他適當方法例如無光掩模光刻、電子束直寫、離子束直寫 或分子拓印取代。在另一實施例中，不同圖案化工藝可包括形成一額外或選擇性的圖案化硬掩模 層。在一實施例中，圖案化硬掩模層包括氮化硅。如形成圖案化氮化硅硬掩模的一實施例 中，于多晶硅層238上，借由一低壓化學氣相沉積(LPCVD)工藝沉積一氮化硅層。于化學氣 相沉積(CVD)工藝中，使用包括二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨)硅烷(BTBAS或 C8H22N2Si)及二硅烷(DS或Si2H6)的前驅物，以形成氮化硅層。利用一光刻工藝進一步圖案 化氮化硅層，以形成一圖案化光致刻蝕劑層，并進行一蝕刻工藝，以蝕刻圖案化光致刻蝕劑 層開口內的氮化硅。也可使用其他介電材料作為圖案化硬掩模。舉例來說，可使用氮氧化 硅作為一硬掩模。本發(fā)明也可實施其他工藝步驟以形成不同摻雜區(qū)，例如源極區(qū)與漏極區(qū)。在一實 施例中，于η型場效晶體管(nFET)區(qū)域224，借由一離子注入工藝形成一 ρ阱。在一實施例 中，于P型場效晶體管(PFET)區(qū)域226，借由另一離子注入工藝形成一 η阱。在另一實施例層結構，其材質可包括氧化硅、氮化硅、氮氧化硅或其他介電材 料。借由多重離子注入步驟可形成η型摻質或ρ型摻質其中任一的摻雜源極區(qū)、摻雜漏極 區(qū)與輕摻雜漏極(LDD)區(qū)。用來形成相關摻雜區(qū)的η型摻質可包括磷、砷及/或其他材料。 P型摻質可包括硼、銦及/或其他材料。本發(fā)明也可進一步形成例如多層內連線(MLI)的其他結構。多層內連線(MLI)包 括例如傳統(tǒng)介層窗或接觸窗的垂直內連線以及例如金屬導線的水平內連線。不同內連線結 構可使用不同導電材料，包括銅、鎢與硅化物。在一實施例中，利用一鑲嵌工藝，以形成銅相 關的多層內連線(MLI)結構。在另一實施例中，于接觸孔中，使用鎢以形成鎢插栓。隔離結構可包括利用不同工藝技術形成的不同結構，例如一隔離結構可包括淺溝 槽隔離(STI)結構。淺溝槽隔離(STI)的形成可包括于一基底中蝕刻一溝槽以及于溝槽中 填入例如氧化硅、氮化硅或氮氧化硅的絕緣材料。填滿的溝槽可具有一多層結構，例如一熱 氧化墊層與填入溝槽的氮化硅。在一實施例中，可借由一工藝順序形成淺溝槽隔離(STI) 結構，例如成長一墊氧化層、形成一低壓化學氣相沉積(LPCVD)氮化層、借由光致刻蝕劑與 掩模圖案化一淺溝槽隔離(STI)開口、于基底中蝕刻一溝槽、選擇性成長一熱氧化溝槽墊 層以改善溝槽界面、于溝槽中填入化學氣相沉積(CVD)氧化物、利用化學機械研磨(CMP)以 回蝕刻以及剝除氮化物以留下淺溝槽隔離(STI)結構。不同實施例的半導體結構及其制造方法可應用于具有一高介電常數材料與金屬 柵極結構的其他半導體元件，例如應變半導體基板或一異質半導體元件，例如一應變半導 體基板可包括P型場效晶體管(PFET)區(qū)域226的鍺化硅(SiGe)，以增進ρ型場效晶體管 (PFET)通道中的載子遷移率。在另一實施例中，應變半導體基板可包括η型場效晶體管 (nFET)區(qū)域224的碳化硅(SiC)，以增進η型場效晶體管(nFET)通道中的載子遷移率。本發(fā)明不限定于包括一金屬氧化物半導體(MOS)晶體管半導體結構的應用，可延 伸至其他具有一金屬柵極堆疊的集成電路，例如半導體結構可包括一動態(tài)隨機存取存儲器 (DRAM)單元、一單電子晶體管(SET)及/或其他微電子元件。在另一實施例中，半導體結構 包括鰭式場效晶體管(FinFET)。本發(fā)明揭示的觀點也可適用于其他類型的晶體管，包括單 柵極晶體管、雙柵極晶體管與其他多柵極晶體管，以及可應用于不同元件，包括傳感單元、 存儲單元、邏輯單元與其他單元。在另一實施例中，半導體結構可包括一外延層，例如基板可具有一覆蓋于一主體 半導體上的外延層。再者，基板可產生應變以改善元件效能。例如外延層可包括一不同于 主體半導體材料的半導體材料，例如一覆蓋于一主體硅上的鍺化硅層或一覆蓋于一主體鍺 化硅上的硅層，主體鍺化硅借由一包含選擇性外延成長(SEG)的工藝所形成。此外，基板可 包括一絕緣層上覆半導體(SOI)結構。基板可選擇性地包括一埋入介電層，例如一埋入氧 化(BOX)層，借由氧植入分離(SIMOX)技術、芯片接合、選擇性外延成長(SEG)或其他適當 方法所形成。因此，本發(fā)明提供一種半導體元件金屬柵極堆疊的制造方法，包括形成一第一偽 柵極與一第二偽柵極于一半導體基板上，每一第一與第二偽柵極包括一介電材料層與一多 晶硅層，形成于該介電材料層上；移除該第一偽柵極的該多晶硅層，以形成一第一柵極溝 槽；形成一第一金屬柵電極于該第一柵極溝槽中，該第一金屬柵電極包括一第一金屬層與 一第一鋁層，該第一金屬層具有一第一工作函數，該第一鋁層形成于該第一金屬層上；對該半導體基板實施一化學機械研磨(CMP)工藝；對該第一金屬柵電極的該第一鋁層實施一回 火工藝，該回火工藝包括一含氮與含氧氣體，其回火時間低于60秒；實施一蝕刻工藝，以移 除該第二偽柵極的該多晶硅層，以形成一第二柵極溝槽；以及形成一第二金屬柵電極于該 第二柵極溝槽中，該第二金屬柵電極包括一第二金屬層與一第二鋁層，該第二金屬層具有 一第二工作函數，不同于該第一工作函數，該第二鋁層形成于該第二金屬層上。本發(fā)明也提供另一實施例，一種金屬柵極堆疊的制造方法，包括形成一第一偽柵 極與一第二偽柵極于一基板上；移除該第一偽柵極的一多晶硅層，以形成一第一柵極溝 槽；形成一第一金屬層與一第一鋁層于該第一柵極溝槽中；對該基板實施一化學機械研磨 (CMP)工藝；使用一含氮與含氧氣體，對該第一鋁層實施一回火工藝，以形成一界面層于該 第一鋁層上，該界面層含鋁、氮與氧；移除該第二偽柵極的一多晶硅層，以形成一第二柵極 溝槽；以及形成一第二金屬層與一第二鋁層于該第二柵極溝槽中，該第二鋁層形成于該第
■~t ο本發(fā)明也提供一實施例，一種半導體結構，包括一第一型場效晶體管與一第二型 場效晶體管于一基板上。該第一型場效晶體管包括一第一柵極，具有一高介電常數材料層， 形成于一基板上；一第一金屬層，具有一第一工作函數，形成于該高介電常數材料層上；一 第一鋁層，形成于該第一金屬層上；以及一界面層，包括鋁、氮與氧，形成于該第一鋁層上。 該第二型場效晶體管包括一第二柵極，具有該高介電常數材料層，形成于該基板上；一第二 金屬層，具有一第二工作函數，形成于該高介電常數材料層上，該第二工作函數與該第一工 作函數不同；以及一第二鋁層，形成于該第二金屬層上。雖然本發(fā)明已以較佳實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領域 普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作改變與潤飾，因此本發(fā)明的保護范 圍當視隨附的權利要求所界定的范圍為準。
1權利要求
1.一種半導體結構的制造方法，包括形成一第一偽柵極與一第二偽柵極于一半導體基板上，每一第一與第二偽柵極包括一 介電材料層與一多晶硅層，形成于該介電材料層上；移除該第一偽柵極的該多晶硅層，以形成一第一柵極溝槽；形成一第一金屬柵電極于該第一柵極溝槽中，該第一金屬柵電極包括一第一金屬層與 一第一鋁層，該第一金屬層具有一第一工作函數，該第一鋁層形成于該第一金屬層上； 對該半導體基板實施一化學機械研磨工藝；對該第一金屬柵電極的該第一鋁層實施一回火工藝，該回火工藝包括一含氮與含氧氣 體，其回火時間低于60秒；實施一蝕刻工藝，以移除該第二偽柵極的該多晶硅層，以形成一第二柵極溝槽；以及 形成一第二金屬柵電極于該第二柵極溝槽中，該第二金屬柵電極包括一第二金屬層與 一第二鋁層，該第二金屬層具有一第二工作函數，不同于該第一工作函數，該第二鋁層形成 于該第二金屬層上。
2.如權利要求1所述的半導體結構的制造方法，其中實施該回火工藝包括施予一一氧化二氮氣體。
3.如權利要求1所述的半導體結構的制造方法，其中實施該回火工藝包括施予一氧化 氮氣體。
4.如權利要求1所述的半導體結構的制造方法，其中實施該回火工藝包括一回火溫 度，介于400 450度之間。
5.如權利要求1所述的半導體結構的制造方法，其中實施該回火工藝包括于一大氣壓 力下實施該回火工藝，時間大于30秒。
6.如權利要求1所述的半導體結構的制造方法，其中對該第一鋁層實施該回火工藝， 以形成一界面層，對該蝕刻工藝具有一抗蝕刻能力。
7.如權利要求6所述的半導體結構的制造方法，其中該界面層包括鋁、氮與氧。
8.如權利要求1所述的半導體結構的制造方法，其中該第一工作函數等于或大于 5. &V，該第二工作函數等于或小于4. 2eV0
9.如權利要求1所述的半導體結構的制造方法，其中形成該第一偽柵極與該第二偽柵 極包括形成一高介電常數材料層于該半導體基板上，形成該多晶硅層于該高介電常數材料 層上，以及圖案化該高介電常數材料層與該多晶硅層以形成該第一與第二偽柵極。
10.一種半導體結構的制造方法，包括形成一第一偽柵極與一第二偽柵極于一基板上； 移除該第一偽柵極的一多晶硅層，以形成一第一柵極溝槽； 形成一第一金屬層與一第一鋁層于該第一柵極溝槽中； 對該基板實施一化學機械研磨工藝；使用一含氮與含氧氣體，對該第一鋁層實施一回火工藝，以形成一界面層于該第一鋁 層上，該界面層含鋁、氮與氧；移除該第二偽柵極的一多晶硅層，以形成一第二柵極溝槽；以及 形成一第二金屬層與一第二鋁層于該第二柵極溝槽中，該第二鋁層形成于該第二金屬 層上。
11.如權利要求10所述的半導體結構的制造方法，其中該第一金屬層具有一工作函 數，其與該第二金屬層具有的另一工作函數不同。
12.如權利要求10所述的半導體結構的制造方法，其中實施該回火工藝包括使用一回 火氣體，該回火氣體選自由一氧化二氮、氧化氮與其組合所組成的族群。
13.如權利要求10所述的半導體結構的制造方法，其中實施該回火工藝包括一回火時 間、一回火溫度與一回火壓力，該回火時間介于30 60秒之間，該回火溫度介于400 450 度之間，該回火壓力為一大氣壓。
14.一種半導體結構，包括一第一型場效晶體管，具有一第一柵極，包括一高介電常數材料層，形成于一基板上；一第一金屬層，具有一第一工作函數，形成于該高介電常數材料層上；一第一鋁層，形成于該第一金屬層上；以及一界面層，包括鋁、氮與氧，形成于該第一鋁層上；以及一第二型場效晶體管，具有一第二柵極，包括該高介電常數材料層，形成于該基板上；一第二金屬層，具有一第二工作函數，形成于該高介電常數材料層上，該第二工作函數 與該第一工作函數不同；以及一第二鋁層，形成于該第二金屬層上。
15.如權利要求14所述的半導體結構，其中該該第一工作函數大于5.&V，該第二工作 函數小于4. 2eV0
全文摘要
本發(fā)明一實施例中，提供一種半導體結構金屬柵極堆疊的制造方法，該方法包括形成一第一偽柵極與一第二偽柵極于一基板上；移除該第一偽柵極的一多晶硅層，以形成一第一柵極溝槽；形成一第一金屬層與一第一鋁層于該第一柵極溝槽中；對該基板實施一化學機械研磨(CMP)工藝；使用一含氮與含氧氣體，對該第一鋁層實施一回火工藝，以形成一界面層于該第一鋁層上，該界面層含鋁、氮與氧；移除該第二偽柵極的一多晶硅層，以形成一第二柵極溝槽；以及形成一第二金屬層與一第二鋁層于該第二柵極溝槽中，該第二鋁層形成于該第二金屬層上。本發(fā)明的優(yōu)點包括可避免p型場效晶體管(pFET)的門檻電壓漂移；可降低半導體結構的RC延遲，改善電路效能。
文檔編號H01L21/28GK102117745SQ201010529270
公開日2011年7月6日 申請日期2010年10月29日 優(yōu)先權日2009年12月31日
發(fā)明者李思毅, 楊棋銘, 林進祥, 陳其賢, 陳嘉仁, 黃國彬 申請人:臺灣積體電路制造股份有限公司