專利名稱：一種基于柵極替代工藝的制造半導體器件的方法
技術領域：
本發(fā)明通常涉及一種半導體器件的制造方法，具體來說，涉及一種基于柵極替代工藝的半導體器件的制造方法。
背景技術：
目前，半導體器件的制造工藝主要有前柵工藝和柵極替代工藝(或后柵工藝)，前柵工藝的柵極的形成在源、漏極生成之前，柵極替代工藝的柵極的形成則在源、漏極生成之后，此工藝中柵極不需要承受很高的退火溫度。傳統(tǒng)柵極替代工藝中，通常選用多晶硅作為假柵，當器件的源極和漏極制備完后， 將利用干法刻蝕或濕法刻蝕技術將假柵去掉，之后在柵溝槽內分別填入適合于nMOS和 PMOS器件的金屬柵材料。但是，選用多晶硅假柵工藝存在著幾個挑戰(zhàn)性問題一是在制備多晶硅假柵時，需要在陽0-6501的溫度條件內完成，這可能會引起器件的界面氧化層生長，并增大等效氧化層厚度(EOT)；另外，隨著器件特征尺寸的不斷減小，器件的柵高度也在不斷變小，這意味著，多晶硅假柵的厚度也在變小，這為離子注入帶來了挑戰(zhàn)，當對源和漏極進行離子注入的時候，由于過小的多晶硅柵高，注入離子可能會穿透多晶硅假柵，并到達介質層及溝道區(qū)，引起器件性能下降；此外，如果選用多晶硅假柵，由于nMOS和pMOS器件的源漏極形成過程中帶來的離子注入工藝會在兩區(qū)域的假柵內形成不同濃度的多晶硅摻雜，這會為多晶硅假柵的去除工藝帶來一定難度，例如需要選用不同條件的濕法或干法刻蝕工藝來分別去處多晶硅假柵。因此，需要提出一種能夠提高器件性能并能簡化集成工藝的柵極替代工藝的制造半導體器件的方法。

發(fā)明內容
鑒于上述問題，本發(fā)明提出了一種基于柵極替代工藝的制造半導體器件的方法， 所述方法包括提供半導體襯底；在所述半導體襯底上依次形成界面層、假柵及其側墻，以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層， 其中所述假柵包括與界面層接觸的金屬材料層；去除所述假柵，以形成開口 ；在所述開口中形成覆蓋所述界面層的柵極區(qū)。本發(fā)明還提出了另一種基于柵極替代工藝的制造半導體器件的方法，所述方法包括提供半導體襯底；在所述半導體襯底上依次形成界面層、高k柵介質層、假柵及其側墻， 以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層，其中所述假柵包括與高k柵介質層接觸的金屬材料層；去除所述假柵，以形成開口 ；在所述開口中形成覆蓋所述高k柵介質層的柵電極。本發(fā)明還提出了又一種基于柵極替代工藝的制造半導體器件的方法，所述方法包括提供半導體襯底；在所述半導體襯底上依次形成界面層、高k柵介質層、擴散阻擋層、假柵及其側墻，以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層，其中所述假柵包括與擴散阻擋層接觸的金屬材料層；去除所述假柵，以形成開口 ；在所述開口中形成覆蓋所述擴散阻擋層的柵電極。通過采用本發(fā)明的制造方法，在柵極替代工藝中，采用合適的金屬材料形成替代柵(假柵)，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件EOT的增加，而且對于具有金屬材料層的假柵，源漏離子注入很難穿透其到達介質層及溝道區(qū)，避免了離子注入穿透假柵造成器件性能的下降，此外，后續(xù)步驟中更易去除，進而提高了器件工藝的集成度。


圖1示出了根據本發(fā)明的第一實施例的半導體器件制造方法的流程圖；圖2-7示出了根據本發(fā)明的第一實施例的半導體器件制造方法的各個制造階段的結構示意圖；圖8示出了根據本發(fā)明的第二實施例的半導體器件制造方法的流程圖；圖9-14示出了根據本發(fā)明的第二實施例的半導體器件制造方法的各個制造階段的結構示意圖；圖15示出了根據本發(fā)明的第三實施例的半導體器件制造方法的流程圖；圖16-21示出了根據本發(fā)明的第三實施例的半導體器件制造方法的各個制造階段的結構示意圖。
具體實施例方式本發(fā)明通常涉及一種半導體器件及其制造方法，具體來說，尤其涉及一種基于柵極替代工藝的界面優(yōu)化的高k柵介質/金屬柵器件及其制造方法。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結構。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外， 本發(fā)明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的， 其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。第一實施例參考圖1，圖1示出了根據本發(fā)明第一實施例的基于柵極替代工藝的半導體器件的制造方法的流程圖。在步驟S101，提供半導體襯底，參考圖2。在本實施例中，所述襯底 202已做好前期處理操作，所述處理操作包括預清洗、形成阱區(qū)及形成淺溝槽隔離區(qū)，在本實施例中，所述襯底202為硅襯底，在其他實施例中，所述襯底202還可以包括其他化合物半導體，如碳化硅、砷化鎵、砷化銦或磷化銦。根據現(xiàn)有技術公知的設計要求(例如P型襯底或者η型襯底)，襯底202可以包括各種摻雜配置。此外，優(yōu)選地，所述襯底202包括外延層，所述襯底202也可以包括絕緣體上硅(SOI)結構。然后，在步驟S 102，如圖2至圖4所示，在所述半導體襯底202上依次形成界面層208、假柵210及其側墻212，以及在所述半導體襯底202中形成源極區(qū)和漏極區(qū)214，并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，其中所述假柵210包括與界面層208接觸的金屬材料層。具體來說，首先在所述襯底202上形成界面層208，如圖2所示。在本實施例中，界面層208可以為Si02、SiON或者Si3N4。界面層208的厚度為大約0. 5-lnm，可使用原子層沉積、化學氣相沉積(CVD)、高密度等離子體CVD、濺射或其他合適的方法。以上僅僅是作為示例，不局限于此。而后，在界面層208上形成假柵210，如圖3所示。假柵210為犧牲層，在一個實施例中，假柵210可以通過在界面層208上沉積金屬材料層來形成，在另外的實施例中，為了減少金屬材料的用量，假柵210還可以通過在界面層208上沉積金屬材料層，而后在其上在形成其他材料層來形成。所述金屬材料層優(yōu)選其形成過程無需高溫的材料，例如TiN、W或其組合。所述假柵210可以使用濺射、化學氣相沉積(CVD)或其他合適的方法來形成，所述假柵210的厚度為大約30至lOOnm。而后，形成側墻212，以及在所述襯底202中形成源極區(qū)和漏極區(qū)214，并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，參考圖4。首先，將所述界面層208及假柵210圖形化后，在其側壁形成側墻212，所述側墻 212可以為一層或多層結構，在本發(fā)明實施例中為一個三層結構的側墻。首先在所述第一區(qū)域204和第二區(qū)域206內，通過化學沉積的方法，例如原子層沉積方法或等離子增強化學氣象沉積，沉積氮化物層，例如氮化硅或氮氧化硅，并利用干法刻蝕技術，例如RIE的方法，進行圖形化以形成第一側墻212-1，而后，優(yōu)選地，可以進行源/漏延伸區(qū)和/或halo區(qū)的離子注入，可以通過根據期望的晶體管結構，注入P型或η型摻雜物或雜質到襯底202中而形成。而后，在所述器件上沉積氧化物材料，如二氧化硅，并利用干法刻蝕技術，例如RIE的方法，進行圖形化以形成第二側墻212-2。之后，在所述器件上沉積另一氮化物材料層，如氮化硅或氮氧化硅，并利用干法刻蝕技術，例如RIE的方法，進行圖形化以形成第三側墻212-3。 以上側墻結構及其形成材料、方法僅為示例，僅僅是作為示例，不局限于此。為了簡化描述， 在此后的描述及圖例中，包括所述第一側墻212-1、第二側墻212-2、第三側墻212-3的三層結構側墻均描述為側墻212。在形成側墻212后，進行源極區(qū)和漏極區(qū)214的離子注入，可以通過根據期望的晶體管結構，注入ρ型或η型摻雜物或雜質到襯底202中而形成，可以由包括光刻、離子注入、 擴散和/或其他合適工藝的方法形成。優(yōu)選地，在形成源極區(qū)和漏極區(qū)214之后，可以采用自對準形成金屬硅化物的方法，在所述源極區(qū)和漏極區(qū)214的半導體襯底上形成金屬硅化物層，以減小接觸電阻。而后，在所述器件上沉積介質材料，例如SiO2,而后將其平坦化，例如CMP (化學機械拋光)的方法，去除假柵210之上的介質材料，直至暴露出假柵210的上表面，以形成內層介質層218。所述內層介質層218可以是但不限于例如未摻雜的氧化硅(SiO2)、摻雜的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)15所述內層介質層218可以使用例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其他合適的工藝等方法形成。在步驟S103，去除所述假柵210，以形成開口 220，如圖5所示。在一個實施例中，利用干法，如RIE，或濕法刻蝕技術，如包括四甲基氫氧化銨(TMAH)、Κ0Η或者其他合適蝕刻劑溶液，將所述假柵210刻蝕去除，從而形成暴露界面層208的開口 220。在另一個實施例中，可以利用干法或濕法刻蝕技術進一步將界面層208去除，形成暴露襯底的開口 220 (圖中未示出)，而后重新沉積介質材料，在開口內形成界面層，所述介質材料可以為Si02、Si0N 或者Si3N4，以提高界面層的質量，此實施例中界面層形成于開口的內壁。在步驟S104，在所述開口 220中形成覆蓋所述界面層208的柵極區(qū)，參考圖6至圖 7。首先，在所述開口 220中形成高k柵介質層224，而后在其上形成柵電極230，如圖6所示。所述高k柵介質層2 采用高k介質材料(例如，和氧化硅相比，具有高介電常數的材料)，高 k 介質材料的例子包括Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Al203、 La2O3^ZrO2,LaAlO,其組合和/或者其它適當的材料。所述高k柵介質層224的形成可包括多個層，包括那些在形成nMOS晶體管柵極結構和/或者pMOS晶體管柵極結構中使用到的層。所述柵電極230可以為一層或多層結構，在本發(fā)明實施例中柵電極230為一個二層結構，先在所述器件上沉積一個金屬材料層230-1，例如TiN等，而后在金屬材料層230-1之上形成填滿所述開口 220的另一個金屬材料層230-2，例如低電阻金屬Al、Ti、TiAl、W等， 這僅是示例，本發(fā)明不局限于此。所述柵電極230可以從包含下列元素的組中選擇元素來 MM :TiN、TaN, MoN, HfN, HfC, TaC, TiC, MoC、TiAIN、TaAlN, HfAlN, HfTbN, TaTbN, TaErN, TaYbN, TaSiN、TaHfN, TiHfN, Hf SiN、MoSiN、MoAIN、RuTax, NiTax,多晶硅、金屬硅化物或其組合。所述高k柵介質層和柵電極可使用原子層沉積、化學氣相沉積(CVD)、高密度等離子體 CVD、濺射或其他合適的方法。而后，對先前形成的層疊層圖案化，以形成柵極區(qū)300，如圖7所示。柵堆疊300的形成可以對先前的層疊層進行一次或多次平坦化及刻蝕來完成。以上對形成界面層后，形成假柵的半導體器件的制造工藝進行了詳細描述，由于假柵采用金屬材料形成，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件EOT的增加，而且有利于提高器件的性能，提高工藝的集成度。第二實施例下面將對本發(fā)明的第二實施例進行描述，在第二實施例中，假柵在形成高k柵介質層之后形成。以下僅就第二實施例區(qū)別于第一實施例的方面進行闡述。未描述的部分應當認為與第一實施例采用了相同的步驟、方法或者工藝來進行，因此在此不再贅述。參考圖8，圖8示出了根據本發(fā)明第二實施例的基于柵極替代工藝的半導體器件的制造方法的流程圖。在步驟S201，提供半導體襯底，參考圖9。同第一實施例步驟S 101。在步驟S202，在所述半導體襯底上依次形成界面層208、高k柵介質層224、假柵 210及其側墻212，以及在所述半導體襯底202中形成源極區(qū)和漏極區(qū)214，并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，其中所述假柵210包括與高k柵介質層2M接觸的金屬材料層，參考圖9-11。具體來說，首先在所述襯底202上形成界面層208及其上的高k柵介質層224，如圖9所示。在本實施例中，界面層208可以為Si02、Si0N或者Si3N4。界面層208的厚度為大約0. 5-lnm。而后在界面層208上形成高k柵介質層224，所述高k柵介質層2M采用高k介質材料(例如，和氧化硅相比，具有高介電常數的材料)，高k介質材料的例子包括HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO,其組合和 / 或者其它適當的材料。所述界面層和高k柵介質層可使用熱氧化、原子層沉積、化學氣相沉積(CVD)、 高密度等離子體CVD、濺射或其他合適的方法。以上僅僅是作為示例，不局限于此而后，在高k柵介質層2M上形成假柵210，如圖10所示。假柵210為犧牲層，在一個實施例中，假柵210可以通過在高k柵介質層2M上沉積金屬材料層來形成，在另外的實施例中，為了減少金屬材料的用量，假柵210還可以通過在高k柵介質層2M上沉積金屬材料層，而后在其上在形成其他材料層來形成。所述金屬材料層優(yōu)選其形成過程無需高溫的材料，例如TiN、W或其組合。所述假柵210可以使用濺射、化學氣相沉積(CVD)或其他合適的方法來形成，所述假柵210的厚度為大約30至lOOnm。而后，形成側墻212，以及在所述襯底202中形成源極區(qū)和漏極區(qū)214，并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，參考圖11。同第一實施例步驟S102中的形成步驟，不再贅述。在步驟S203，去除所述假柵210，以形成開口 220，如圖12所示。在本實施例中，利用干法，如RIE，或濕法刻蝕技術，如包括四甲基氫氧化銨(TMAH)、K0H或者其他合適蝕刻劑溶液，將所述假柵210刻蝕去除，從而形成暴露高k柵介質層224的開口 220。在步驟S204，在所述開口 220中形成覆蓋所述高k柵介質層的柵電極，參考圖13 至圖14。同第一實施例步驟S104中柵電極的形成步驟，不再贅述。以上對形成界面層及高k柵介質層后，形成假柵的半導體器件的制造工藝進行了詳細描述，由于假柵采用金屬材料形成，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件EOT的增加，而且有利于提高器件的性能，提高工藝的集成度。此外，在本實施例中，由于是在高k柵介質沉積后形成假柵，這樣不僅減少了柵電極側壁的柵介質層厚度，從而降低金屬柵的電阻，而且由于高k柵介質不需要經過形成源漏極區(qū)域時經歷的高溫退火，還放寬了對高k柵介質材料的選擇范圍。第三實施例下面將對本發(fā)明的第三實施例進行描述，在第三實施例中，假柵在形成擴散阻擋層之后形成。以下僅就第三實施例區(qū)別于第一實施例的方面進行闡述。未描述的部分應當認為與第一實施例采用了相同的步驟、方法或者工藝來進行，因此在此不再贅述。參考圖15，圖15示出了根據本發(fā)明第三實施例的基于柵極替代工藝的半導體器件的制造方法的流程圖。在步驟S301，提供半導體襯底，參考圖9。同第一實施例步驟SlOl。在步驟S302，在所述半導體襯底上依次形成界面層208、高k柵介質層224、擴散阻擋層226、假柵210及其側墻212，以及在所述半導體襯底202中形成源極區(qū)和漏極區(qū)214， 并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，其中所述假柵210包括與高k柵介質層2M接觸的金屬材料層，參考圖9-11。具體來說，首先在所述襯底202上依次形成界面層208及其上的高k柵介質層 224、擴散阻擋層226，如圖16所示。在本實施例中，界面層208可以為Si02、Si0N或者Si3N4。 界面層208的厚度為大約0. 5-lnm。而后在界面層208上形成高k柵介質層224，所述高k 柵介質層2M采用高k介質材料(例如，和氧化硅相比，具有高介電常數的材料)，高k介質材料的例子包括Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2, LaAlO,其組合和/或者其它適當的材料。而后，在高k柵介質層2M上形成擴散阻擋層226，所述擴散阻擋層2 采用金屬氮化物材料，例如TiN、TaN, HfN，其他合適材料或其組合，以阻擋金屬擴散至柵介質層中。而后，在擴散阻擋層2 上形成假柵210，如圖17所示。假柵210為犧牲層，在一個實施例中，假柵210可以通過在擴散阻擋層2 上沉積金屬材料層來形成，在另外的實施例中，為了減少金屬材料的用量，假柵210還可以通過在擴散阻擋層2 上沉積金屬材料層，而后在其上在形成其他材料層來形成。所述金屬材料層優(yōu)選其形成過程無需高溫的材料，例如TiN、W或其組合。所述假柵210可以使用濺射、化學氣相沉積(CVD)或其他合適的方法來形成，所述假柵210的厚度為大約30至lOOnm。而后，形成側墻212，以及在所述襯底202中形成源極區(qū)和漏極區(qū)214，并覆蓋所述源極區(qū)、漏極區(qū)214形成層間介質層218，參考圖18。同第一實施例步驟S102中的形成步驟，不再贅述。在步驟S303，去除所述假柵210，以形成開口 220，如圖19所示。在本實施例中，利用干法，如RIE，或濕法刻蝕技術，如包括四甲基氫氧化銨(TMAH)、Κ0Η或者其他合適蝕刻劑溶液，將所述假柵210刻蝕去除，從而形成暴露擴散阻擋層226的開口 220。在步驟S304，在所述開口 220中形成覆蓋所述擴散阻擋層的柵電極，參考圖20至圖21。同第一實施例步驟S104中柵電極的形成步驟，不再贅述。以上對形成界面層、高k柵介質層及擴散阻擋層后，形成假柵的半導體器件的制造工藝進行了詳細描述，由于假柵采用金屬材料形成，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件EOT的增加，而且有利于提高器件的性能， 提高工藝的集成度。此外，在本實施例中，由于是在形成界面層、高k柵介質層及其上的擴散阻擋層后形成假柵，這樣擴散阻擋層有效的防止了金屬假柵中的金屬原子擴散進其下層的高k柵介質和界面層中，還能減小金屬柵填充時對高k柵介質帶來的可能損傷。本發(fā)明是在柵極替代工藝Oteplacement gate或(kite last)制備CMOS晶體管過程中，采用金屬材料形成替代柵(假柵)，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件EOT的增加，而且對于具有金屬材料層的假柵，源漏離子注入很難穿透其到達介質層及溝道區(qū)，避免了離子注入穿透假柵造成器件性能的下降，此外，后續(xù)步驟中更易去除，進而提高了器件工藝的集成度。雖然關于示例實施例及其優(yōu)點已經詳細說明，應當理解在不脫離本發(fā)明的精神和所附權利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發(fā)明保護范圍內的同時，工藝步驟的次序可以變化。此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質組成、手段、方法及步驟。從本發(fā)明的公開內容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權利要求旨在將這些工藝、機構、制造、物質組成、手段、方法或步驟包含在其保護范圍內。
權利要求
1.一種基于柵極替代工藝的制造半導體器件的方法，所述方法包括 提供半導體襯底；在所述半導體襯底上依次形成界面層、假柵及其側墻，以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層，其中所述假柵包括與界面層接觸的金屬材料層；去除所述假柵，以形成開口 ； 在所述開口中形成覆蓋所述界面層的柵極區(qū)。
2.根據權利要求1所述的方法，還包括進一步去除所述界面層以形成開口，并重新在開口內形成界面層。
3.根據權利要求1所述的方法，其中所述金屬材料層從包含下列元素的組中選擇元素來形成TiN、W，或其組合。
4.根據權利要求1或2所述的方法，其中形成所述柵極區(qū)的步驟包括在所述開口內形成覆蓋所述界面層的高k柵介質層，以及在所述高k柵介質層上形成柵電極。
5.根據權利要求4所述的方法，其中所述柵電極包括一層或多層結構。
6.根據權利要求1所述的方法，其中形成所述假柵的步驟包括在所述界面層上形成金屬材料層。
7.根據權利要求1所述的方法，其中形成所述假柵的步驟包括在所述界面層上形成金屬材料層及在其上形成其他材料層。
8.一種基于柵極替代工藝的制造半導體器件的方法，所述方法包括 提供半導體襯底；在所述半導體襯底上依次形成界面層、高k柵介質層、假柵及其側墻，以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層，其中所述假柵包括與高k柵介質層接觸的金屬材料層； 去除所述假柵，以形成開口 ； 在所述開口中形成覆蓋所述高k柵介質層的柵電極。
9.根據權利要求8所述的方法，其中所述金屬材料層從包含下列元素的組中選擇元素來形成TiN、W，或其組合。
10.根據權利要求8所述的方法，其中形成所述假柵的步驟包括在所述界面層上形成金屬材料層。
11.根據權利要求8所述的方法，其中形成所述假柵的步驟包括在所述界面層上形成金屬材料層及在其上形成其他材料層。
12.根據權利要求8所述的方法，其中所述柵電極包括一層或多層結構。
13.一種基于柵極替代工藝的制造半導體器件的方法，所述方法包括 提供半導體襯底；在所述半導體襯底上依次形成界面層、高k柵介質層、擴散阻擋層、假柵及其側墻，以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，并覆蓋所述源極區(qū)、漏極區(qū)形成層間介質層， 其中所述假柵包括與擴散阻擋層接觸的金屬材料層； 去除所述假柵，以形成開口 ； 在所述開口中形成覆蓋所述擴散阻擋層的柵電極。
14.根據權利要求13所述的方法，其中所述金屬材料層從包含下列元素的組中選擇元素來形成TiN、W，或其組合。
15.根據權利要求13所述的方法，其中形成所述假柵的步驟包括在所述擴散阻擋層上形成金屬材料層。
16.根據權利要求13所述的方法，其中形成所述假柵的步驟包括在所述擴散阻擋層上形成金屬材料層及在其上形成其他材料層。
17.根據權利要求13所述的方法，其中所述柵電極包括一層或多層結構。
18.根據權利要求13所述的方法，其中所述擴散阻擋層從包含下列元素的組中選擇元素來形成TiN、TaN, HfN,或其組合。
全文摘要
本發(fā)明公開了一種基于柵極替代工藝的制造半導體器件的方法，是在柵極替代工藝(Replacement gate或Gate last)制備CMOS晶體管過程中，采用金屬材料形成替代柵(假柵)，例如TiN和W等，這些材料的形成中不需要高溫的條件，避免了假柵形成中造成器件等效氧化層厚度的增加，而且對于具有金屬材料層的假柵，源漏離子注入很難穿透其到達介質層及溝道區(qū)，避免了離子注入穿透假柵造成器件性能的下降，此外，后續(xù)步驟中更易去除，進而提高了器件工藝的集成度。
文檔編號H01L21/28GK102339752SQ20101023103
公開日2012年2月1日 申請日期2010年7月14日 優(yōu)先權日2010年7月14日
發(fā)明者王文武, 王曉磊, 陳大鵬, 韓鍇, 馬雪麗 申請人:中國科學院微電子研究所