專利名稱：用于集成無電容器存儲器單元與邏輯的方法及結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
在各種實施例中，本發(fā)明大體來說涉及用于在共用襯底上制作存儲器單元及邏輯裝置的方法。更具體來說，本發(fā)明的實施例包含一種制作方法，其中在襯底的作用表面上形成邏輯裝置，在所述邏輯裝置上方形成半導(dǎo)體材料，且在所述半導(dǎo)體材料上形成所謂的 “無電容器”存儲器單元。另外，本發(fā)明的實施例包括集成電路，其中至少一個無電容器存儲器單元位于邏輯裝置上方，而且存儲器單元的多層級陣列位于包括邏輯的襯底上方。
背景技術(shù)：
組件的較高性能、較低成本、增加的小型化及半導(dǎo)體裝置的較大封裝密度正成為電子行業(yè)的目標(biāo)。半導(dǎo)體裝置的兩個顯著類別為邏輯與存儲器。邏輯裝置(傳統(tǒng)上，將其組合形式稱為微處理器)主要用于處理信息。另一方面，存儲器裝置用于信息存儲。傳統(tǒng)上，盡管實質(zhì)上在所有電子系統(tǒng)(例如計算機及類似物)中存在此兩種裝置類型，但其一直制造于單獨的集成電路上，且僅在卡或板層級處連接。此是由于制造工藝、成本考慮、規(guī)模經(jīng)濟的差異，以及在共用襯底上制作不同裝置結(jié)構(gòu)的其它困難。半導(dǎo)體行業(yè)的趨勢已使得在同一集成電路上結(jié)合存儲器與邏輯更為期望且可行。 通常，在此些結(jié)構(gòu)中，存儲器單元與邏輯裝置并排形成于共用襯底上的單個平面中。此些集成電路詳細描述于(舉例來說)頒予劉αοο)等人的美國專利5，719，079，標(biāo)題為“通過硅化物工藝以邏輯制作具有高密度4Τ SRAM的半導(dǎo)體裝置的方法(Method of Making a Semiconductor Device Having High Density 4T SRAM in Logic with Salicide Process) ”;頒予黃(Huang)的第6，353，269號美國專利，標(biāo)題為“用于制作與邏輯電路處理兼容的成本高效嵌入式DRAM結(jié)構(gòu)的方法(Method for Making Cost-Effective Embedded DRAM Structures Compatible with Logic Circuit processing)，，；頒予卡吉他(Kajita) 的第6，573，604號美國專利，標(biāo)題為“在芯片上承載存儲器及邏輯電路的半導(dǎo)體裝置及其制造方法(Semiconductor Device Carrying Memory and Logic Circuit on a Chip and Method of Manufacturing the Same”)；及頒予道爾(Doyle)的第 2008/0157162 號美國專利申請公開案，標(biāo)題為“組合浮體單元與邏輯晶體管的方法(Method of Combining Floating Body Cell and Logic Transistors)，，。具有并排定位于同一襯底上的存儲器與邏輯的這些集成電路存在若干缺點。舉例來說，當(dāng)前技術(shù)水平的多核微處理器在單個襯底上可具有4或16個處理器。每一處理器要求所述區(qū)域的顯著部分或所述襯底的作用表面上的“面積”由相關(guān)聯(lián)存儲器占據(jù)，因此需要大于期望半導(dǎo)體襯底的襯底，或者，換句話說，在給定大小的襯底上存在不期望的低數(shù)目的處理器。另外，在所述襯底上布置各種處理器可存在結(jié)構(gòu)限制，以使得每一處理器在不會不必要地消耗面積或利用不期望的信號長度的情況下對存儲器進行充分存取。此外，盡管 SRAM傳統(tǒng)上為與邏輯裝置集成的存儲器，但由于每個單元所需組件的數(shù)目，SRAM結(jié)構(gòu)并未提供良好的電路密度。SRAM制作工藝與邏輯裝置的制作工藝兼容，然而，整個工藝流程是效率低下的。另外，由于在已經(jīng)包括邏輯及與其相關(guān)聯(lián)的金屬化的襯底上形成存儲器時所利用的高溫，原本可用于將存儲器與邏輯組合的常規(guī)制作技術(shù)是不切實際的。因此，需要可在共用襯底上形成存儲器與邏輯同時最小化所述襯底上所需作用區(qū)域的量且維持存儲器的效率及邏輯對所述存儲器的可存取性的工藝。

發(fā)明內(nèi)容
一實施例包括一種用于制作集成電路的方法。所述方法包括制作包括邏輯且具有作用表面的晶片；將半導(dǎo)體材料安置到所述晶片的所述作用表面上；及在所述半導(dǎo)體材料上制作至少一個無電容器存儲器單元。另一實施例包括一種形成集成電路的方法。此實施例包含在具有表面的供體襯底內(nèi)形成經(jīng)植入帶以界定包含所述供體襯底表面的轉(zhuǎn)移區(qū)；及將所述供體襯底表面暴露于等離子。所述供體襯底表面接合到邏輯裝置襯底，且沿所述經(jīng)植入帶的內(nèi)部邊界分拆所述供體襯底，以留下接合到所述邏輯裝置襯底的轉(zhuǎn)移區(qū)，且至少一個無電容器存儲器單元制作到所述轉(zhuǎn)移區(qū)上。在又一實施例中，一種形成半導(dǎo)體裝置的方法包括在襯底上形成至少一個邏輯裝置部分。從供體襯底的表面將離子植入到所述供體襯底中，以在所述供體襯底中形成經(jīng)植入帶，且對包括所述經(jīng)植入帶的所述供體襯底進行熱處理，在所述熱處理之后將所述供體襯底的所述表面暴露于等離子。通過將所述供體襯底的所述表面加熱到約400°c或更低的溫度來將所述供體襯底的所述表面接合到包含至少一個邏輯裝置部分的襯底的表面，且沿所述經(jīng)植入帶的內(nèi)部邊界移除所述供體襯底的一部分，以留下接合到包含至少一個邏輯裝置部分的所述襯底的所述供體襯底的另一部分。拋光所述供體襯底的所述另一部分的暴露表面，且用絕緣區(qū)將作用區(qū)與所述供體襯底的所述另一部分隔離。在所述作用區(qū)上形成高k 柵極電介質(zhì)，且在所述高k柵極電介質(zhì)上形成金屬柵極。將雜質(zhì)植入所述作用區(qū)的若干部分中，且通過在約400°C或更低的溫度下進行微波退火來激活所述作用區(qū)的所述部分中的所植入雜質(zhì)，以形成漏極區(qū)及源極區(qū)。再一實施例包括集成電路，所述集成電路包括至少一個邏輯裝置，其位于半導(dǎo)體襯底上；中間硅襯底，其位于所述半導(dǎo)體襯底上；及無電容器存儲器單元，其位于所述中間硅襯底上所述至少一個邏輯裝置上方。又一實施例包括多核微處理器，所述多核微處理器包括襯底；至少兩個處理器， 其用于執(zhí)行邏輯功能；半導(dǎo)體襯底，其位于所述至少兩個處理器上；及多個無電容器存儲器單元，其位于所述半導(dǎo)體襯底上所述至少兩個處理器中的每一者上方。


在其中描繪本發(fā)明的實施例的各種特征的圖式中
圖1到圖7b是根據(jù)本發(fā)明的實施例的處于制作中的集成電路的部分橫截面圖表示；圖8是根據(jù)本發(fā)明的實施例的集成電路的一部分橫截面圖表示，所述集成電路具有邏輯裝置及疊加的無電容器DRAM存儲器單元；圖9是其上方具有兩個疊加的無電容器DRAM存儲器單元層級的邏輯裝置的側(cè)視立面示意圖；及圖10是根據(jù)本發(fā)明的實施例的多核處理器的俯視示意圖。
具體實施例方式本發(fā)明包含具有形成于共用襯底上的無電容器DRAM單元與邏輯裝置的集成電路的實施例，及用于制作此些集成電路的方法。此些方法包含在襯底的作用表面上制作邏輯裝置；在所述邏輯裝置的表面上方形成中間半導(dǎo)體襯底；及在所述中間半導(dǎo)體襯底上于所述邏輯裝置上方制作無電容器DRAM單元。下列說明提供具體細節(jié)(例如材料類型及處理條件)，以提供對本發(fā)明實施例的透徹說明。然而，所屬領(lǐng)域的技術(shù)人員將了解，可在不采用這些具體細節(jié)的情況下且結(jié)合行業(yè)中所采用的常規(guī)制作技術(shù)實踐本發(fā)明的實施例。另外，本文中所提供的說明并不形成用于制造邏輯裝置或無電容器DRAM單元的完整工藝流程，且下文所描述的集成電路并不形成完整半導(dǎo)體裝置。下文僅詳細描述了解本發(fā)明的實施例所必需的那些工藝動作及結(jié)構(gòu)。 用以根據(jù)本發(fā)明的實施例形成包含集成電路的完整半導(dǎo)體裝置的額外動作可通過常規(guī)技術(shù)來執(zhí)行。本文中所描述的材料可通過任一適宜技術(shù)形成，包含但不限于旋轉(zhuǎn)涂覆、毯覆式涂覆、化學(xué)氣相沉積(“CVD”)、等離子增強型化學(xué)氣相沉積(“PECVD”)、原子層沉積 (“ALD”)、等離子增強型ALD或物理氣相沉積(“PVD”)。另一選擇為，材料可為原位生長。 所屬領(lǐng)域的技術(shù)人員可選擇適于沉積或生長特定材料的技術(shù)。盡管本文中所描述及圖解說明的材料可作為層形成，但所述材料并不限于此且可以其它三維配置形成。在下列詳細說明中，參照形成本文的一部分的附圖，附圖中以圖解說明的方式顯示其中可實踐本發(fā)明的具體實施例。充分詳細地描述這些實施例以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。然而，在不背離本發(fā)明范圍的情況下，可利用其它實施例且可作出結(jié)構(gòu)、 邏輯及電方面的改變。本文中所呈現(xiàn)的圖解說明并非打算作為任一特定系統(tǒng)、邏輯裝置、 無電容器存儲器單元或半導(dǎo)體裝置的實際視圖，而是僅僅作為用于描述本發(fā)明的理想化表示。本文中所呈現(xiàn)的所述圖式未必按比例繪制。另外，圖式之間共用的元件可保留相同數(shù)字標(biāo)記。圖1到圖7b表示根據(jù)本發(fā)明的實施例的處于制作中的集成電路的部分橫截面圖。 參照圖1，其圖解說明至少部分地制作的或中間邏輯裝置106的一部分的實施例。邏輯裝置在此項技術(shù)中為眾所周知，因此為清晰起見，本文中省略邏輯門的結(jié)構(gòu)細節(jié)。簡化的部分地建構(gòu)的邏輯裝置106圖解說明于圖1中。邏輯裝置106包含邏輯裝置106在其上形成的襯底102。襯底102包括制作襯底，例如半導(dǎo)體材料(例如硅、砷化鎵、磷化銦等)的全或部分晶片、全或部分絕緣體上硅(SOI)型襯底(例如玻璃上硅(SOG)、陶瓷上硅(SOC)或藍寶石上硅(SOS)襯底)或任一其它已知的適宜制作襯底。如本文中所使用，術(shù)語“晶片”包含常規(guī)晶片以及其它體半導(dǎo)體襯底。邏輯裝置106可為完全制作，或邏輯裝置106可為部分制作。如圖所示(未按比例)，部分制作的邏輯裝置106可包含以虛線示意性顯示的邏輯L， 以及跡線108形式的金屬布線層級(描繪兩個層級)，包括(舉例來說)由電介質(zhì)材料110 環(huán)繞的銅或鋁布線，電介質(zhì)材料110(通過非限制性實例的方式)包括二氧化硅、硼磷硅酸鹽玻璃(BPSG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)或類似物。邏輯裝置106具有上表面112。由于邏輯裝置106包含金屬跡線108，所有隨后的處理動作應(yīng)在約400°C或低于約400°C的溫度下進行，以避免熱損壞。在已通過采用常規(guī)技術(shù)制作上述邏輯裝置106之后，可在邏輯裝置106的表面上方形成可包括硅的中間半導(dǎo)體襯底。作為非限制性實例，可通過本文中所描述的工藝使用所謂的SMART-CUT 技術(shù)的修改形式來形成所述中間半導(dǎo)體襯底。此些工藝詳細描述于(舉例來說)頒予布魯爾(Bruel)的第RE 39，484號美國專利、頒予阿斯巴(Aspar)等人的第6，303，468號美國專利、頒予阿斯巴等人的第6，335，258號美國專利、頒予莫里索 (Moriceau)等人的第6，756，286號美國專利、頒予阿斯巴等人的第6，809，044號美國專利、 頒予阿斯巴等人的第6，946，365號美國專利及頒予杜邦(Dupont)的第2006/0099776號美國專利申請公開案。然而，如果維持充分低的工藝溫度，那么也可使用適于在邏輯裝置的表面上制造半導(dǎo)體材料的其它工藝。在SMART-CUT 技術(shù)的常規(guī)實施方案中，使用大約為約 1000°C到約1300°C的高溫退火將供體與受體晶片接合在一起。然而，由于存在跡線108形式的金屬布線，所以邏輯裝置106(圖1)不能夠在不發(fā)生熱損壞的情況下耐受對用于晶片接合的此常規(guī)高溫退火的暴露。因此，可將額外等離子激活動作集成到常規(guī)SMART-CUT 技術(shù)制作工藝中，以降低所需接合溫度，如下文更詳細描述。圖2圖解說明包括(舉例來說)硅襯底的供體晶片114。供體晶片114具有附接表面119，如專利文件在先前段落中的揭示內(nèi)容所描述，附接表面119以劑量及能量植入有原子物質(zhì)116 (例如氫離子、稀有氣體(也稱為惰性氣體或貴重氣體)離子或氟離子)，以形成也可表征為轉(zhuǎn)移區(qū)的經(jīng)植入帶117，圖中顯示其內(nèi)部邊界118在供體晶片114中。經(jīng)植入帶117的內(nèi)部邊界118大致平行于硅供體晶片114的附接表面119且在預(yù)定深度處，如所屬領(lǐng)域的技術(shù)人員所熟知，所述預(yù)定深度取決于原子物質(zhì)植入工藝的所選參數(shù)。所述內(nèi)部邊界包括微泡或微腔層(其包括所述植入物質(zhì))，且在供體晶片114內(nèi)提供弱化結(jié)構(gòu)。接著， 根據(jù)專利文件在先前段落中的揭示內(nèi)容，在高于實施植入的溫度的溫度下對供體晶片114 進行熱處理，以實現(xiàn)所述晶片中的結(jié)晶重新排列及所述微泡或微腔的聚結(jié)。如圖3中所示，接著將供體晶片114的附接表面119暴露于等離子120，以形成等離子激活的硅材料122。等離子120可包括(舉例來說)氬、氬與氧、氬與氫、氫、氫與氧、氮、 氨(NH4)及氫/氦。如果采用氫等離子，那么所述等離子激活的硅材料表面展現(xiàn)大量懸空硅-氫鍵。由于形成于供體晶片114的附接表面119上的離子物質(zhì)(例如氫)的增加的遷移率，所述等離子激活硅表面增加采用與襯底102的支承邏輯裝置106的相鄰材料(圖1)的氧化物反應(yīng)的形式的隨后接合動作的動力學(xué)。等離子激活接合在頒予法瑞恩斯(Farrens) 等人的受讓予硅起源公司(Silicon Genesis Corporation)的美國專利6，180，496中予以描述。如圖4中所示，將經(jīng)等離子處理的硅供體晶片114疊加到邏輯裝置106的上表面 112上，其中等離子激活的硅材料122與邏輯裝置106的上表面112接觸。
如圖5中所示，通過將所述組合件加熱到大約400°C或更低的溫度來將供體晶片 114上的等離子激活的硅材料122接合到邏輯裝置106的電介質(zhì)材料110的上表面112。由于供體晶片114的附接表面119暴露于等離子120(圖3)以形成等離子激活的硅材料，因此可在一溫度下將供體晶片114接合到邏輯裝置106的電介質(zhì)材料110，所述溫度大致低于使用常規(guī)晶片接合工藝原本需要的溫度。如上文所述，由于在供體晶片114的所述表面上所形成的離子物質(zhì)的增加的遷移率，接合之前的等離子表面激活增加在供體晶片114與邏輯裝置106的電介質(zhì)材料110之間起始的氧化物反應(yīng)的動力學(xué)。因此，在低于使用常規(guī)技術(shù)所可能的溫度的溫度下將供體晶片114接合到邏輯裝置106。如圖6中所示，通過將剪力施加到供體晶片114來將供體晶片114的在經(jīng)植入帶 117的邊界118上方(如圖式數(shù)字所定向)的部分分裂，從而形成經(jīng)分拆之供體晶片部分 125與中間硅襯底124。植入于經(jīng)植入帶117中到內(nèi)部邊界118的深度的氫或其它離子使經(jīng)熱處理的供體晶片114中的硅易于在施加剪力時沿內(nèi)部邊界118斷裂。供體晶片114的在內(nèi)部邊界118下方的厚度為(舉例來說)約50納米到約200納米(約500埃到約2000 埃)的部分保持接合到邏輯裝置106，以成為中間硅襯底124。中間硅襯底124的在經(jīng)分拆供體晶片部分125分裂之后暴露的表面1 可不期望地為粗糙的且呈鋸齒狀。為糾正此缺陷，可使中間硅襯底1 的暴露表面1 平滑到期望程度，以便促進根據(jù)此項技術(shù)中已知的技術(shù)如下文所描述進行進一步處理，例如(舉例來說)研磨、濕式蝕刻及化學(xué)-機械拋光 (CMP)中的一者或一者以上。圖7a是對具有暴露表面126已被平滑之后的中間硅襯底124的邏輯裝置106的圖解說明。一旦中間硅襯底IM經(jīng)接合且其暴露表面1 經(jīng)平滑，那么可在其上形成存儲器單元。舉例來說，可使用常規(guī)低溫技術(shù)在中間硅襯底1 上制作無電容器DRAM存儲器單元(也稱為浮體存儲器單元)，以便不會不利地影響下方的邏輯裝置106。圖7b是對中間硅襯底IM內(nèi)的無電容器DRAM存儲器單元1 的制作的圖解說明。 在暴露表面126經(jīng)平滑之后，使用常規(guī)光刻技術(shù)對中間硅襯底IM進行遮掩及蝕刻，以形成環(huán)繞DRAM存儲器單元128的既定位置的孔隙，接著用適于用作絕緣體材料130(其也可稱為電介質(zhì)材料)的SiOx材料填充所述孔隙，所述SiOx材料例如(舉例來說)SiO或Si02。可使用化學(xué)機械拋光從所述中間硅襯底的表面1 移除多余的絕緣體材料130。圖8以放大、簡化橫截面解說明制作于中間硅襯底124內(nèi)的無電容器DRAM存儲器單元128的一個實施例。應(yīng)了解，實際上，多個此類無電容器DRAM單元將制作于與其相關(guān)聯(lián)的邏輯裝置106上方。無電容器存儲器單元在此項技術(shù)中為已知，且每一無電容器存儲器單元可包括單晶體管單元，其中電荷存儲于通道中且每隔數(shù)毫秒進行再新。因此，與在需要專用電容器結(jié)構(gòu)的常規(guī)DRAM單元的情況下所消耗的區(qū)域相比，可在襯底上的相對小的區(qū)域上方制作大量存儲器單元。無電容器存儲器單元1 包含由絕緣體材料130在各側(cè)環(huán)繞的作用區(qū)132。作用區(qū)132可由中間硅襯底124的單晶硅形成。如圖8中所示，中間硅襯底1 的整個深度可用于形成無電容器存儲器單元128，襯底102上的下伏電介質(zhì)材料 110將作用區(qū)132與下方電隔離。如圖8中所示，用于柵極電介質(zhì)136的高k材料形成于作用區(qū)132的位置上。用于柵極電介質(zhì)136的材料具有高于二氧化硅的介電常數(shù)的介電常數(shù)。柵極電介質(zhì)136可通過ALD技術(shù)毯覆沉積、由通過低溫(例如400°C或更低)氧化工藝而氧化的金屬形成或其組合。用于高k柵極電介質(zhì)136的適宜材料的實例包含硅酸鉿、硅酸鋯、二氧化鉿及二氧化鋯。用于金屬柵極138的金屬材料形成于高k柵極沉積材料136上。如所屬領(lǐng)域的技術(shù)人員所熟知，接著可使用常規(guī)光刻技術(shù)結(jié)合適宜的蝕刻劑來界定金屬柵極138及下伏柵極電介質(zhì)136。接著可通過對作用區(qū)132的在柵極電介質(zhì)136及金屬柵極138側(cè)部的若干暴露部分進行摻雜來形成源極區(qū)與漏極區(qū)134。所述源極區(qū)與漏極區(qū)將以不同于所述作用區(qū)的方式摻雜。舉例來說，所述作用區(qū)可包括P摻雜硅，而所述源極區(qū)與漏極區(qū)包括η摻雜硅?？赏ㄟ^使用微波退火技術(shù)來激活所述源極區(qū)與漏極區(qū)的摻雜劑。微波退火技術(shù)在此項技術(shù)中為已知，且可用于本發(fā)明的實施例中用于在低于400°C的溫度下激活所述源極區(qū)與漏極區(qū)。 舉例來說，可通過在約350°C下將那些區(qū)暴露于微波輻射來激活經(jīng)摻雜的源極區(qū)與漏極區(qū) 134。連接到存儲器單元128的額外金屬跡線(未顯示)及邏輯裝置106的進一步制作可在無電容器DRAM存儲器單元1 形成之后在所述組合件上完成。在另外實施例中，多個無電容器DRAM存儲器單元可在單個邏輯裝置上方疊置形成。在這些實施例中，電介質(zhì)材料(例如SiOx)可形成于第一無電容器存儲器單元上方且視需要平面化。接著可使用如上文所描述的技術(shù)在所述第一無電容器存儲器單元頂部分別安置及形成另一硅襯底及第二無電容器存儲器單元。在圖9中示意性地圖解說明此種結(jié)構(gòu)， 其中邏輯標(biāo)記為L，且兩個疊加的存儲器單元層級分別標(biāo)記為MCl與MC2。在進一步實施例中，硅襯底可包含形成于其上的多個邏輯裝置(例如多核微處理器)，其中每一邏輯裝置接著在其上方承載至少一個相關(guān)聯(lián)無電容器DRAM存儲器單元。在圖10中示意性地圖解說明此種結(jié)構(gòu)，其中每一處理器核心以虛線標(biāo)記為PC，且包括與其相關(guān)聯(lián)的存儲器陣列的疊加存儲器單元群組標(biāo)記為MA。在邏輯裝置的頂部制作存儲器單元可實現(xiàn)從所述邏輯裝置到所述相關(guān)聯(lián)疊置存儲器單元的減小的信號長度，大約為數(shù)埃(舉例來說，在約100埃到約500埃的范圍內(nèi))。 與常規(guī)處理器的邏輯與存儲器之間的微米量級信號長度相比，此小信號長度除促進集成電路的制作外還可改良信號響應(yīng)時間。此外，在所述邏輯裝置的頂部形成所述存儲器單元可減小建構(gòu)所述集成電路所需要的硅的體積。裸硅晶片襯底可為約1000埃到5000埃厚；然而，本發(fā)明的實施例中所采用的每一中間硅層可僅為約500埃到2000埃厚。因此，較小半導(dǎo)體襯底可用于邏輯裝置陣列。換句話說，可在同一晶片上形成多個邏輯裝置陣列，而不需要額外晶片面積來承載相關(guān)聯(lián)存儲器單元。盡管上述說明包含許多具體細節(jié)，然而這些細節(jié)并不限制本發(fā)明的范圍，而是僅提供對一些實施例的圖解說明。同樣，可設(shè)計涵蓋于本發(fā)明的范圍內(nèi)的本發(fā)明的其它實施例?？梢越M合方式采用來自不同實施例的特征。因此，本發(fā)明的范圍僅由所附權(quán)利要求書及其合法等效物而非由上述說明來指示及限制。由此，將涵蓋對本文所揭示的發(fā)明作出的歸屬于權(quán)利要求書的含義及范圍內(nèi)的所有添加、刪除及修改。
權(quán)利要求
1.一種用于制作集成電路的方法，其包含 制作包括邏輯且具有作用表面的晶片；將半導(dǎo)體材料安置到所述晶片的所述作用表面上；及在所述半導(dǎo)體材料上制作至少一個無電容器存儲器單元。
2.根據(jù)權(quán)利要求1所述的方法，其中制作包括邏輯的晶片包括將至少一個邏輯裝置制作到硅襯底上。
3.根據(jù)權(quán)利要求2所述的方法，其中制作至少一個邏輯裝置包括在所述晶片的所述作用表面上制作包括金屬布線的邏輯裝置。
4.根據(jù)權(quán)利要求3所述的方法，其進一步包括在電介質(zhì)材料內(nèi)安置所述金屬布線。
5.根據(jù)權(quán)利要求1所述的方法，其中將半導(dǎo)體材料安置到所述晶片的所述作用表面上包括將離子植入到供體硅晶片中達一深度； 將所述供體硅晶片熱處理到高于植入溫度的溫度； 將所述供體硅晶片的一側(cè)暴露于等離子；將所述供體硅晶片的暴露于所述等離子的所述側(cè)接合到所述包括邏輯的晶片的所述作用表面；及從所述供體硅晶片的相對側(cè)在大致所述深度處移除硅材料。
6.根據(jù)權(quán)利要求5所述的方法，其中將所述供體硅晶片暴露于等離子包括將所述供體硅晶片暴露于包括以下各項中至少一者的等離子氬、氬與氧、氬與氫、氫、氫與氧、氮、氨 (NH4)及氫/氦。
7.根據(jù)權(quán)利要求5所述的方法，其中將所述供體硅晶片接合到所述包括邏輯的晶片的所述作用表面包括將所述供體硅晶片疊加到所述包括邏輯的晶片的所述作用表面上并加熱到大約400°C或更低的溫度。
8.根據(jù)權(quán)利要求5所述的方法，其進一步包括使已從中移除所述硅材料的所述供體硅晶片的表面平滑。
9.根據(jù)權(quán)利要求1所述的方法，其中在所述半導(dǎo)體材料上制作至少一個無電容器存儲器單元包括從在各側(cè)及底部上大致由絕緣體材料環(huán)繞的所述半導(dǎo)體材料的一部分形成作用區(qū)域；在所述作用區(qū)域上形成高k柵極電介質(zhì)及金屬柵極；及從所述作用區(qū)域形成源極區(qū)與漏極區(qū)。
10.根據(jù)權(quán)利要求9所述的方法，其中從所述作用區(qū)域形成源極區(qū)與漏極區(qū)包括 在用于源極區(qū)與漏極區(qū)的位置中對所述作用區(qū)域進行摻雜；通過在大約400°C或更低的溫度下進行微波退火來激活用于所述源極區(qū)與所述漏極區(qū)的所述位置中的摻雜劑。
11.根據(jù)權(quán)利要求10所述的方法，其中在所述作用區(qū)上形成高k柵極電介質(zhì)包括 在所述作用區(qū)域上形成金屬材料；在大約400°C或更低的溫度下氧化所述金屬材料。
12.—種形成集成電路的方法，其包括在具有表面的供體襯底內(nèi)形成經(jīng)植入帶以界定包含所述供體襯底表面的轉(zhuǎn)移區(qū)； 將所述供體襯底表面暴露于等離子； 將所述供體襯底表面接合到邏輯裝置襯底；沿所述經(jīng)植入帶的內(nèi)部邊界分拆所述供體襯底且留下接合到所述邏輯裝置襯底的所述轉(zhuǎn)移區(qū)；及將至少一個無電容器存儲器單元制作到所述轉(zhuǎn)移區(qū)上。
13.根據(jù)權(quán)利要求12所述的方法，其中將至少一個無電容器存儲器單元制作到所述轉(zhuǎn)移區(qū)上包括用絕緣區(qū)將作用區(qū)與所述轉(zhuǎn)移區(qū)的剩余部分隔離；在所述作用區(qū)上形成柵極電極，所述作用區(qū)與所述柵極電極之間插入有高k柵極電介質(zhì)；在所述作用區(qū)中的用于漏極與源極的位置中植入雜質(zhì)；及激活所述雜質(zhì)。
14.根據(jù)權(quán)利要求13所述的方法，其中激活所述雜質(zhì)包括微波退火。
15.根據(jù)權(quán)利要求12所述的方法，其中在供體襯底中形成經(jīng)植入帶包括用氫離子對所述供體襯底進行植入達所述供體襯底內(nèi)的大致均勻深度。
16.根據(jù)權(quán)利要求12所述的方法，其中將所述供體襯底表面暴露于等離子進一步包括將所述供體襯底表面暴露于等離子以在所述供體襯底表面上提供經(jīng)激活離子物質(zhì)。
17.一種形成半導(dǎo)體裝置的方法，其包括 在襯底上形成至少一個邏輯裝置部分；從供體襯底的表面將離子植入到所述供體襯底中以在所述供體襯底中形成經(jīng)植入帶；對包括所述經(jīng)植入帶的所述供體襯底進行熱處理； 將所述供體襯底的所述表面暴露于等離子；通過將所述供體襯底的所述表面加熱到約400°C或更低的溫度來將所述供體襯底的所述表面接合到包含至少一個邏輯裝置部分的所述襯底的表面；沿所述經(jīng)植入帶的內(nèi)部邊界移除所述供體襯底的一部分，以留下接合到包含至少一個邏輯裝置部分的所述襯底的所述供體襯底的另一部分； 拋光所述供體襯底的所述另一部分的暴露表面； 用絕緣區(qū)將作用區(qū)與所述供體襯底的所述另一部分隔離； 在所述作用區(qū)上形成高k柵極電介質(zhì)； 在所述高k柵極電介質(zhì)上形成金屬柵極； 在所述作用區(qū)的若干部分中植入雜質(zhì)；及通過在約400 V或更低的溫度下進行微波退火來激活所述作用區(qū)的所述若干部分中的所述經(jīng)植入雜質(zhì)，以形成漏極區(qū)與源極區(qū)。
18.一種集成電路，其包括至少一個邏輯裝置，其位于半導(dǎo)體襯底上； 中間硅襯底，其位于所述半導(dǎo)體襯底上；及無電容器存儲器單元，其位于所述中間硅襯底上所述至少一個邏輯裝置上方。
19.根據(jù)權(quán)利要求18所述的集成電路，其中所述無電容器存儲器單元包括 由絕緣材料大致物理隔離的作用區(qū)域；形成于所述作用區(qū)域內(nèi)的漏極區(qū)與源極區(qū)；形成于所述作用區(qū)域上所述漏極區(qū)與所述源極區(qū)之間的高k電介質(zhì)；及形成于所述高k電介質(zhì)上的金屬柵極。
20.根據(jù)權(quán)利要求19所述的集成電路，其中所述高k電介質(zhì)包括硅酸鉿、硅酸鋯、二氧化鉿及二氧化鋯中的至少一者。
21.根據(jù)權(quán)利要求20所述的集成電路，其中所述邏輯裝置的表面與所述無電容器存儲器單元之間的距離僅僅為約100埃到500埃。
22.根據(jù)權(quán)利要求19所述的集成電路，其中所述至少一個邏輯裝置包括安置于電介質(zhì)材料內(nèi)的金屬布線。
23.根據(jù)權(quán)利要求22所述的集成電路，其中所述中間硅襯底接合到所述電介質(zhì)材料。
24.—種多核微處理器，其包括 襯底；至少兩個處理器，其用于執(zhí)行邏輯功能； 半導(dǎo)體襯底，其位于所述至少兩個處理器上；多個無電容器存儲器單元，其位于所述半導(dǎo)體襯底上所述至少兩個處理器中的每一者上方。
全文摘要
本發(fā)明揭示用于制作集成電路的方法，其包含在襯底上制作邏輯裝置；在所述邏輯裝置的表面上形成中間半導(dǎo)體襯底；及在所述中間半導(dǎo)體襯底上制作無電容器存儲器單元。還揭示具有形成于邏輯裝置的表面上的無電容器存儲器單元的集成電路以及包含此些集成電路的多核微處理器。
文檔編號H01L27/108GK102257611SQ200980150820
公開日2011年11月23日 申請日期2009年12月7日 優(yōu)先權(quán)日2008年12月18日
發(fā)明者古爾特杰·S·桑胡 申請人:美光科技公司