專利名稱：一種減小接觸孔關(guān)鍵尺寸的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造工藝，特別涉及一種在半導(dǎo)體器件中減小接觸孔關(guān) 鍵尺寸的方法。
背景技術(shù)：
在半導(dǎo)體集成電路制造過程中，接觸孔的形成是技術(shù)上重要的一環(huán)。接觸孔是 連接前道晶體管單元和后道金屬配線的通道，既要連接晶體管的柵極，又要連接到源漏 極，因此它的關(guān)鍵尺寸和外形輪廓對于器件的性能非常重要。接觸孔的技術(shù)指標主要會 影響晶體管的靜態(tài)電流(IDDQ)。具體而言，接觸孔的關(guān)鍵尺寸越小，出現(xiàn)較大靜態(tài)電 流的幾率越小。圖1示出了接觸孔的尺寸和晶體管靜態(tài)電流分布特性關(guān)系圖。如圖1所 示，對三個樣品分別測試蝕刻工藝去除光阻后的接觸孔關(guān)鍵尺寸(ΑΕΙ CD)，分別為樣品 1的AEI = 95nm、樣品2的AEI = IOOnm和樣品3的AEI = 105nm,對該三個樣品進行 漏電流檢測分布。如圖所示，接觸孔的關(guān)鍵尺寸為95nm的樣品出現(xiàn)較大漏電流的幾率最 小，而接觸孔的關(guān)鍵尺寸為105nm的樣品的出現(xiàn)較大漏電流的幾率最大，由此可見，為 了防止出現(xiàn)大靜態(tài)電流的現(xiàn)象，需要接觸孔的關(guān)鍵尺寸盡可能小。
傳統(tǒng)的形成接觸孔的方法如圖2A至2B所示。如圖2A所示，在有源區(qū)101上 以化學(xué)氣相沉積(CVD)法沉積一層高應(yīng)力覆蓋層102，材料可以選擇為SiN，厚度大約為 450埃。在該高應(yīng)力覆蓋層102上以CVD法沉積一層介電層103，材料可以選擇為硅酸 玻璃(PSG)，厚度大約為3500埃。然后，在該介電層103上以CVD法沉積一層鈍化層 104，材料可以選擇為二氧化硅，厚度大約為150埃。接著，在該鈍化層104上以CVD 法沉積一層底部抗反射層(BARC) 105。在該BARC層上涂敷一層光刻膠(PR) 106，并在 光刻膠207上光刻出即將形成接觸孔的位置。然后，如圖2B所示，在BARC層105、鈍 化層104、介電層103以及高應(yīng)力覆蓋層102上蝕刻出一接觸孔111，直到穿透高應(yīng)力覆 蓋層102，露出有源區(qū)101為止。
隨著半導(dǎo)體制造技術(shù)的發(fā)展，線寬越來越小，接觸孔的直徑也隨之減小。傳統(tǒng) 的形成接觸孔的方法由于受到蝕刻速率的影響，會出現(xiàn)上寬下窄的倒梯形形狀，如圖3A 所示，接觸孔300的頂部尺寸為134nm，底部尺寸則縮小到95.5nm，由此產(chǎn)生38.5nm的 偏移量。如果過度縮小接觸孔的關(guān)鍵尺寸(CD)，可能會出現(xiàn)倒錐形的形狀，即無法露出 有源區(qū)，形成“盲孔”，最終無法形成真正的接觸孔。另一方面，如果接觸孔的關(guān)鍵尺 寸沒有隨工藝節(jié)點尺寸而相應(yīng)地縮小，則可能會造成接觸孔的尺寸過大從而產(chǎn)生偏移， 即接觸孔不能完全位于有源區(qū)的上方，而是偏離出有源區(qū)一部分，如圖3B所示。由于 有源區(qū)302上方設(shè)置有蝕刻停止層，能夠阻止接觸孔301的繼續(xù)蝕刻，而位于有源區(qū)302 旁邊的淺溝道隔離區(qū)6TI)沒有類似的蝕刻停止層，無法阻止蝕刻，導(dǎo)致接觸孔301過度 蝕刻從而深入到有源區(qū)302側(cè)壁的淺溝道隔離區(qū)中，產(chǎn)生較大的漏電流。以上這些“盲 孔”和“偏移”的現(xiàn)象都是在制造接觸孔的工藝中不期望發(fā)生的。
針對這些現(xiàn)象，在傳統(tǒng)工藝中有以下一些解決方法。對于減小接觸孔關(guān)鍵尺寸的方法有以下兩種。第一種是通過改進光刻技術(shù)來縮小接觸孔的面積，但是效果不明 顯，且光刻技術(shù)改進起來較為困難；第二種是通過改進蝕刻工藝。例如縮短BARC層的 蝕刻時間來減小接觸孔的關(guān)鍵尺寸，或是改進蝕刻氣體的氣氛或者溫度壓力等等，但這 種方法容易造成“盲孔”，且效果均不理想。
因此，需要一種改進的形成接觸孔的方法，以減小接觸孔的關(guān)鍵尺寸，同時保 證接觸孔具有理想的外形輪廓，而避免出現(xiàn)上寬下窄的倒錐形或是形成“盲孔”，從而 減小靜態(tài)電流出現(xiàn)的幾率。發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中 進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù) 方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
為了減小接觸孔的關(guān)鍵尺寸，同時保證接觸孔具有理想的外形輪廓，而避免出 現(xiàn)上寬下窄的倒錐形或是形成“盲孔”，本發(fā)明提出了一種用于形成接觸孔的半導(dǎo)體制 造工藝方法，所述方法包括如下步驟在有源區(qū)上沉積一高應(yīng)力覆蓋層；在所述高應(yīng)力 覆蓋層上沉積第一介電層；在所述第一介電層上沉積第二介電層；在所述第二介電層上 沉積一鈍化層；在所述鈍化層上沉積一底部抗反射層；依次刻蝕所述底部抗反射層、所 述鈍化層、所述第二介電層、所述第一介電層和高應(yīng)力覆蓋層以蝕刻出一接觸孔，直到 穿透所述高應(yīng)力覆蓋層露出所述有源區(qū)。
根據(jù)本發(fā)明的另一方面，提供了一種包含接觸孔的半導(dǎo)體器件，所述半導(dǎo)體器 件包括在有源區(qū)上沉積的一高應(yīng)力覆蓋層；在所述高應(yīng)力覆蓋層上沉積的第一介電 層；在所述第一介電層上沉積的第二介電層；在所述第二介電層上沉積的一鈍化層；在 所述鈍化層上沉積的一底部抗反射層；依次刻蝕所述底部抗反射層、所述鈍化層、所述 第二介電層、所述第一介電層和高應(yīng)力覆蓋層而形成的一接觸孔，所述接觸孔穿透所述 高應(yīng)力覆蓋層直到露出所述有源區(qū)。
根據(jù)本發(fā)明的工藝形成的接觸孔，縮小了關(guān)鍵尺寸，同時保證了接觸孔具有理 想的外形輪廓，減小了靜態(tài)電流出現(xiàn)的幾率。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本 發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
圖1是蝕刻工藝光阻去除后檢測(AEI)所測得接觸孔的關(guān)鍵尺寸分別為95nm、 lOOnm、105nm的樣品的漏電流分布幾率圖2A至圖2B是傳統(tǒng)工藝形成的接觸孔剖面示意圖3A是梯形接觸孔的SEM圖3B是未與有源區(qū)完全對準的接觸孔的SEM圖4A至圖4B是根據(jù)本發(fā)明的工藝方法制作接觸孔的剖面示意圖5是根據(jù)本發(fā)明實施例的形成接觸孔的工藝流程圖。；
圖6A與6B分別為傳統(tǒng)工藝形成的接觸孔以及本發(fā)明形成的接觸孔的在芯片中 心部位的SEM圖。
圖7A與7B分別為傳統(tǒng)工藝形成的接觸孔以及本發(fā)明形成的接觸孔的在芯片邊 緣部位的SEM圖。
具體實施方式
在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。 然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而 得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù) 特征未進行描述。
為了徹底了解本發(fā)明，將在下列的描述中提出詳細的步驟，以便說明本發(fā)明是 如何利用一種改進的工藝方法形成接觸孔來解決“盲孔”及倒錐形、以及減小接觸孔的 關(guān)鍵尺寸問題。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細 節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有 其他實施方式。
參照圖4A至圖4B，示出根據(jù)本發(fā)明的改進工藝方法制作接觸孔的剖面示意 圖。
如圖4A所示，在有源區(qū)201上以化學(xué)氣相沉積(CVD)法沉積一層高應(yīng)力覆蓋 層202，材料可以選擇為SiN，厚度大約為450埃。在該高應(yīng)力覆蓋層202上以CVD法 沉積第一介電層203，材料可以選擇為硅酸玻璃(PSG)，厚度大約為1000至2500埃。 然后，在該第一介電層203上以CVD法沉積第二介電層204，材料可以選擇正硅酸乙酯 (TEOS)，厚度大約為1000至2500埃。在該第二介電層204上沉積一鈍化層205，材 料可以選擇為二氧化硅，厚度大約為150埃。接著，在該鈍化層205上以CVD法沉積 一層底部抗反射層(BARC) 206,厚度大約為800埃。在該BARC層上涂敷一層光刻膠 (PR) 207，厚度大約為3000埃，并在光刻膠207上光刻出即將形成接觸孔的位置。
然后，如圖4B所示，用干蝕刻法，如等離子體蝕刻，在BARC層206、鈍化層 205、第二介電層204、第一介電層203、高應(yīng)力覆蓋層202上蝕刻出一接觸孔211，直到 穿透高應(yīng)力覆蓋層202，露出有源區(qū)201為止。然后清洗去除光刻膠207。接觸孔211 的寬度可根據(jù)不同的工藝節(jié)點尺寸進行變化，在65nm工藝條件下，接觸孔111在垂直于 蝕刻方向上的寬度為0.09微米。
根據(jù)本發(fā)明的工藝，將現(xiàn)有技術(shù)中用作接觸孔的介電層分為雙層結(jié)構(gòu)，分兩步 工藝形成，下層為現(xiàn)有技術(shù)中采用的硅酸玻璃層，而上層則采用TEOS層形成。由于 TEOS的蝕刻速率比PSG更慢，特別是在橫向方向上。試驗表明，在蝕刻氣體的氣氛完 全相同的工藝條件下，經(jīng)過30秒的蝕刻時間進行測試，PSG的刻蝕速率為3300-3334埃/ 分鐘，而TEOS的刻蝕速率僅為3178-3200埃/秒。因此，在相同的蝕刻時間內(nèi)，TEOS 材料部分的接觸孔寬度方向上的尺寸蝕刻得較少，因此可以克服現(xiàn)有的接觸孔這種“上 寬下窄”的倒錐形輪廓，減小接觸孔上下寬度之間的變差，實現(xiàn)較好的接觸孔輪廓和較 小的尺寸。
圖5的流程圖示出了根據(jù)本發(fā)明實施例的形成接觸孔的工藝流程圖。在步驟501中，在有源區(qū)上沉積一高應(yīng)力覆蓋層，該層材料可以選擇為SiN，厚度大約為450埃。在 步驟502中，在該高應(yīng)力覆蓋層上沉積第一介電層，材料可以選擇為硅酸玻璃(PSG)，厚 度大約為2000埃。在步驟503中，在該第一介電層上沉積第二介電層，材料為TEOS， 厚度大約為1500埃。在步驟504中，在該第二介電層上沉積一鈍化層，材料可以選擇為 二氧化硅，厚度大約為150埃。在步驟505中，在該鈍化層上沉積一 BARC層。在步驟 506中，在該BARC層上涂敷一層光刻膠。在步驟507中，以干蝕刻法蝕刻出接觸孔， 直到穿透高應(yīng)力覆蓋層202，露出有源區(qū)201為止。
如圖6A與6B所示，在BARC層的蝕刻時間為50秒的條件下，在晶片中心部位 區(qū)域形成接觸孔的SEM圖。圖6A為傳統(tǒng)單層介電層工藝形成的接觸孔，如圖所示，接 觸孔600的頂部尺寸為127.8nm，底部尺寸為93nm，偏移量為35nm。而根據(jù)本發(fā)明的 雙層介電層工藝形成的接觸孔如圖6B所述，接觸孔601的頂部尺寸縮小到114nm，底部 尺寸為83nm，偏移量也縮小到31nm?？梢钥闯?，根據(jù)本發(fā)明的接觸孔的關(guān)鍵尺寸明顯 縮小，且偏移量減小，接觸孔的外形輪廓得到了改善。
如圖7A與7B所示，在BARC層的蝕刻時間為50秒的條件下，在晶片邊緣部位 區(qū)域形成接觸孔的SEM圖。圖7A為傳統(tǒng)單層介電層工藝形成的接觸孔700，接觸孔頂 部尺寸為134nm，底部尺寸為96nm，偏移量為38nm。而根據(jù)本發(fā)明的雙層介電層工藝 在晶片邊緣區(qū)域形成的接觸孔如圖7B所示。接觸孔701頂部尺寸為115nm，底部尺寸 為88nm，偏移量僅為27nm。可以看出，本發(fā)明的雙介電層接觸孔工藝可以適用于晶片 的任何區(qū)域，根據(jù)本發(fā)明的工藝形成的接觸孔關(guān)鍵尺寸明顯縮小，且偏移量減小，接觸 孔的外形輪廓得到了改善。
根據(jù)如上所述的實施例制造的在形成接觸孔的過程中采用TEOS材料的半導(dǎo)體 器件可應(yīng)用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲器電路，如隨機存取存 儲器(RAM)、動態(tài) RAM (DRAM)、同步 DRAM 6DRAM)、靜態(tài) RAM^RAM)、或只讀 存儲器(ROM)等等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、 專用集成電路(AMC)、合并式DRAM邏輯集成電路(掩埋式DRAM)、射頻(RF)器件 或任意其他電路器件。根據(jù)本發(fā)明的IC芯片可用于例如用戶電子產(chǎn)品，如個人計算機、 便攜式計算機、游戲機、蜂窩式電話、個人數(shù)字助理、攝像機、數(shù)碼相機、手機等各種 電子產(chǎn)品中
本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當理解的是，上述實施例只是用 于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技 術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更 多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保 護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種用于形成接觸孔的半導(dǎo)體制造工藝方法，所述方法包括如下步驟 在有源區(qū)上沉積一高應(yīng)力覆蓋層；在所述高應(yīng)力覆蓋層上沉積第一介電層； 在所述第一介電層上沉積第二介電層； 在所述第二介電層上沉積一鈍化層； 在所述鈍化層上沉積一底部抗反射層；依次刻蝕所述底部抗反射層、所述鈍化層、所述第二介電層、所述第一介電層和高 應(yīng)力覆蓋層以蝕刻出一接觸孔，直到穿透所述高應(yīng)力覆蓋層露出所述有源區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述蝕刻出一接觸孔的步驟中，所 述第二介電層的蝕刻速率比所述第一介電層的蝕刻速率慢。
3.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述高應(yīng)力覆蓋層的材料為SiN， 厚度大約為450埃。
4.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述第一介電層的材料為硅酸玻 璃，厚度為1000至2500埃。
5.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述第二介電層的材料為正硅酸乙 酯，厚度為1000至2500埃。
6.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述鈍化層的材料為二氧化硅，厚 度大約為150埃。
7.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述刻蝕接觸孔的工藝為干法刻蝕。
8.如權(quán)利要求1所述的半導(dǎo)體制造工藝方法，其中所述接觸孔在與刻蝕方向垂直的方 向上的寬度為0.09 μ m。
9.一種包含接觸孔的半導(dǎo)體器件，所述半導(dǎo)體器件包括 在有源區(qū)上沉積的一高應(yīng)力覆蓋層；在所述高應(yīng)力覆蓋層上沉積的第一介電層； 在所述第一介電層上沉積的第二介電層； 在所述第二介電層上沉積的一鈍化層； 在所述鈍化層上沉積的一底部抗反射層；依次刻蝕所述底部抗反射層、所述鈍化層、所述第二介電層、所述第一介電層和 高應(yīng)力覆蓋層而形成的一接觸孔，所述接觸孔穿透所述高應(yīng)力覆蓋層直到露出所述有源 區(qū)。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述蝕刻出一接觸孔的步驟中，所述第二 介電層的蝕刻速率比所述第一介電層的蝕刻速率慢。
11.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述高應(yīng)力覆蓋層的材料為SiN，厚度大 約為450埃。
12.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述第一介電層的材料為硅酸玻璃，厚度 為1000至2500埃。
13.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述第二介電層的材料為正硅酸乙酯，厚 度為1000至2500埃。
14.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述鈍化層的材料為二氧化硅，厚度大約 為150埃。
15.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述刻蝕接觸孔的工藝為干法刻蝕。
16.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述接觸孔在與刻蝕方向垂直的方向上的 寬度為0.09 μ m。
17.—種包含通過如權(quán)利要求9所述的半導(dǎo)體器件的集成電路，其中所述集成電路 選自隨機存取存儲器、動態(tài)隨機存取存儲器、同步隨機存取存儲器、靜態(tài)隨機存取存儲 器、只讀存儲器、可編程邏輯陣列、專用集成電路、掩埋式DRAM和射頻電路。
18.—種包含通過如權(quán)利要求9所述的半導(dǎo)體器件的電子設(shè)備，其中所述電子設(shè)備個 人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數(shù)字助理、攝像機和數(shù)碼相機。
全文摘要
本發(fā)明提出了一種用于形成接觸孔的半導(dǎo)體制造工藝方法，所述方法包括如下步驟在有源區(qū)上沉積一高應(yīng)力覆蓋層；在所述高應(yīng)力覆蓋層上沉積第一介電層；在所述第一介電層上沉積第二介電層；在所述第二介電層上沉積一鈍化層；在所述鈍化層上沉積一底部抗反射層；依次刻蝕所述底部抗反射層、所述鈍化層、所述第二介電層、所述第一介電層和高應(yīng)力覆蓋層以蝕刻出一接觸孔，直到穿透所述高應(yīng)力覆蓋層露出所述有源區(qū)。本發(fā)明還提供了一種包含通過如上工藝制造的接觸孔的半導(dǎo)體器件。根據(jù)本發(fā)明的工藝形成的接觸孔，縮小了關(guān)鍵尺寸，同時保證了接觸孔具有理想的外形輪廓，減小了靜態(tài)電流出現(xiàn)的幾率。
文檔編號H01L21/768GK102024748SQ200910195810
公開日2011年4月20日 申請日期2009年9月15日 優(yōu)先權(quán)日2009年9月15日
發(fā)明者趙林林, 韓寶東 申請人:中芯國際集成電路制造(上海)有限公司