專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，尤其涉及一種接合墊(bond pad)的設(shè)計。
背景技術(shù)：
自集成電路的發(fā)明創(chuàng)造以來，由于各個電子部件(即，晶體管、二極管、電阻、電容 等等)的集成度(integration density)持續(xù)的改進，使半導(dǎo)體業(yè)持續(xù)不斷的快速成長發(fā) 展。主要來說，集成度的改進來自于最小特征尺寸(minimum feature size)不斷縮小而容 許更多的部件整合至既有的芯片面積內(nèi)。 這些集成度的改進實質(zhì)上是朝二維(two-dimensional, 2D)方面的，因為集成部 件所占的體積實際上位于半導(dǎo)體晶片的表面。盡管微影(lithography)技術(shù)的精進為2D 集成電路制作帶來相當(dāng)大的助益，二維空間所能擁有的密度還是有其物理限制。這些限制 其中之一在于制作這些部件所需的最小尺寸。再者，當(dāng)更多的裝置放入一芯片中，需具備更 復(fù)雜的電路設(shè)計。 另外的 一 個限制因素來自于當(dāng)裝置的數(shù)量增加時，裝置之間內(nèi)連線 (interconnection)的長度及數(shù)量也明顯增加。 為了解決上述限制因素，已開始創(chuàng)作三維(3D)集成電路(three-dimensional integrated circuit, 3DIC)。在典型的3DIC制造工藝中形成二個具有集成電路的晶片。接 著連同裝置對準而接合上述晶片。硅通孔電極(through-silicon vias， TSV)可用于兩晶 片上裝置的內(nèi)連接。 傳統(tǒng)接合兩晶片的方法包括膠合法(adhesive bonding)、直接覆銅法(direct co卯er bonding)及直接覆氧化物法(direct oxide bonding)。 一般所使用的直接覆銅法 中，每一晶片具有銅接合墊露出于晶片的表面，并通過施加高壓來接合兩晶片，使銅接合墊 彼此接合例如，在彼此上方接合兩個芯片。 由于客制化(customized)電路需求，有些需要大的接合墊。這些大的接合墊面臨 一些問題。圖l示出經(jīng)由大型接合墊進行兩晶片的接合。芯片2包括大型接合墊4而芯片 6包括大型接合墊8。接合墊4及8是以直接覆銅法進行接合。在接合墊4及8的制造中， 通常需進行化學(xué)機械研磨(chemicalmechanical polish，CMP)。然而，由于接合墊4及8較 大，接合墊4及8的各自區(qū)域?qū)賵D案密集區(qū)。因此，當(dāng)進行CMP制造工藝以形成接合墊4及 8的期間，會發(fā)生碟化效應(yīng)(dishing effect)，使接合墊4及8中心區(qū)域磨除的比邊緣區(qū)域 來得多。 可從圖1發(fā)現(xiàn)到碟化效應(yīng)所引發(fā)的各種問題。首先，接合可靠度受到嚴重的影響。 由于碟化效應(yīng)，只有少部分的接合墊4及8彼此接合，因而接合不佳。第二，由于接合面縮 小，導(dǎo)致流經(jīng)接合面的電流降低。這些問題導(dǎo)致大型接合墊的設(shè)計目的失效，因而有待解 決。

發(fā)明內(nèi)容
本發(fā)明一實施例提供一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體芯片，其還包括一第一表面以及一第一圖案化接合墊，露出于第一表面。第一圖案化接合墊包括彼此電性連接的多個部位以及位于其內(nèi)的至少一開口。集成電路結(jié)構(gòu)還包括一介電材料，填入開口的至少一部分。 本發(fā)明另一實施例提供一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體芯片，其還包括一第一表面；一第一圖案化接合墊，露出于第一表面，其中第一圖案化接合墊包括彼此電性連接的多個部位以及位于這些部位之間的多個開口 ；多個連接結(jié)構(gòu)，以連接第一圖案化接合墊的這些部位；一半導(dǎo)體基底，位于第一圖案化接合墊下方；一硅通孔電極，位于半導(dǎo)體基底內(nèi)且電性連接至第一圖案化接合墊；以及一實心接合墊，露出于第一表面。實心接合墊小于第一圖案化接合墊。 本發(fā)明又另一實施例提供一種集成電路結(jié)構(gòu)，包括第一及第二半導(dǎo)體芯片。第一半導(dǎo)體芯片，包括一第一表面以及一第一圖案化接合墊，露出于第一表面。第一圖案化接合墊包括彼此電性連接的多個部位以及位于這些部位之間的多個開口。第二半導(dǎo)體芯片，包括一第二表面以及一第二圖案化接合墊，露出于第二表面，且經(jīng)由直接接合而接合至第一圖案化接合墊。 本發(fā)明的特征的優(yōu)點包括降低大型接合墊制作中的碟化效應(yīng)，因而改善接合墊的品質(zhì)。


圖1示出傳統(tǒng)具有大型接合墊的接合，其中大型接合墊發(fā)生碟化效應(yīng)。圖2示出根據(jù)本發(fā)明實施例的剖面示意圖，其中大型接合墊內(nèi)具有開口。圖3A至圖3D示出圖2中接合墊的平面示意圖。圖4A示出圖3A中接合墊沿4A-4A'線的剖面示意圖。圖4B示出圖3B中接合墊沿4B-4B'線的剖面示意圖。圖5示出根據(jù)本發(fā)明實施例的多個硅通孔電極連接至相同大型接合墊。圖6示出芯片正面對正面(face to face)接合。圖7示出芯片正面對背面(face to back)接合。圖8A至圖8C示出從相同的接合芯片對中不同面的剖面示意圖。其中，附圖標記說明如下公知2、6 芯片；4、8 大型接合墊。實施例10、110 半導(dǎo)體芯片；20 半導(dǎo)體基底；24 內(nèi)連結(jié)構(gòu)；26 介電層；3Q、30' 金屬線;
32、32' 介層窗； 40 、 50 、 50! 、 502 、 503 硅通孔電極； 42、52、62、72、152 接合墊； 52: 部位； 522 內(nèi)連部位； 53 開口 ； 64、74 重布局線。
具體實施例方式
以下說明本發(fā)明實施例的制作與使用。然而，必須了解的是本發(fā)明提供許多適當(dāng)?shù)膶嵤├陌l(fā)明概念，可實施于不同的特定技術(shù)背景。述及的特定實施例僅用于說明以特定的方法來制作及使用本發(fā)明，而并非用以局限本發(fā)明的范圍。 本發(fā)明實施例提供一種改良的接合墊結(jié)構(gòu)，其適用于半導(dǎo)體芯片中。本發(fā)明一實施例中，接合墊的一較佳設(shè)計為內(nèi)部具有狹縫/開口，以降低局部的圖案密度。其具有將碟化效應(yīng)最小化的優(yōu)點。以下將說明本發(fā)明諸多實施例，可使用于，例如，直接金屬對金屬接合(direct metal-to-metal bonding)的技術(shù)背景。然而，本發(fā)明任何的實施例亦可應(yīng)用于其他技術(shù)背景。 圖2示出一半導(dǎo)體芯片IO，其為晶片的一部分。半導(dǎo)體芯片IO包括半導(dǎo)體基底20，其可由一般公知的半導(dǎo)體材料所構(gòu)成，例如硅、硅鍺等等。集成電路(未示出)形成于半導(dǎo)體基底20的表面，其中集成電路包括互補式金屬氧化物半導(dǎo)體(complementarymetal-oxide-semiconductor, CMOS)晶體管以及其他裝置，諸如電容、電阻等等。集成電路上方為內(nèi)連結(jié)構(gòu)24，其包括多個介電層26，包括但不限定為金屬層間介電(inter-metaldielectric, MD)層、保護(passivation)層等等。內(nèi)連結(jié)構(gòu)24內(nèi)連至下方的集成電路，且將集成電路與硅通孔電極(TSV) 40及50連接至各自的接合墊42及52，其形成于半導(dǎo)體芯片10的正面。在整個說明敘述中，半導(dǎo)體芯片10靠近內(nèi)連結(jié)構(gòu)24的一側(cè)(此處為頂側(cè))稱為正面，而與其相對的一側(cè)則稱為背面。 如所公知一般，MD層26可由低介電常數(shù)(low-k)材料所構(gòu)成，舉例來說，其k值低于2.5。金屬線30及介層窗(via)32形成于介電層26內(nèi)，且可為利用公知鑲嵌(damascene)制造工藝所構(gòu)成的銅，或是由其他金屬所構(gòu)成，例如鋁、鎢、銀等等。
在本發(fā)明一實施例中，半導(dǎo)體芯片10包括硅通孔電極40及50，其延伸貫穿基底20，且將正面的特征元件(feature)內(nèi)連至基底的背面。硅通孔電極40電性連接至接合墊42，而硅通孔電極50電性連接至接合墊52，其中硅通孔電極40及50皆形成于半導(dǎo)體芯片的正面。接合墊42及52同時形成，因而由同一材料所構(gòu)成。在本發(fā)明一實施例中，接合墊42小于接合墊52 (對于上視而言)。硅通孔電極50的截面積大于或等于硅通孔電極40 (對于上視而言)。因此，接合墊42及硅通孔電極40可用于傳送一相對小的電流，例如信號電流，而接合墊52及硅通孔電極50可用于傳送一相對大的電流，例如供電電流。接合墊42未與接合墊52電性連接。 在本發(fā)明一實施例中，接合墊42為內(nèi)部不具有狹縫或開口的實心接合墊。另一方面，接合墊52內(nèi)部具有圖案化的開口 。圖3A至圖3D為接合墊52的諸多可能的設(shè)計平面示意圖。在整個說明敘述中，圖3A至圖3D所示的接合墊52稱為圖案化接合墊。圖3A及圖3B所示的接合墊52皆包括被開口 53所隔開的部位52:及連接部位52:的內(nèi)連部位522。內(nèi)連部位522與部位52工由同一層所構(gòu)成。 另一方面，圖3C示出另一實施例，其中接合墊52包括多個被開口 53所隔開的分離部位52lt)在接合墊52所處的膜層中，分離的部位52工之間并無電性連接，而是通過下方介層窗及金屬線來電性連接。在一實施例中，如圖2所示，分離的部位52工之間的電性連接是通過金屬線30'及介層窗32'。金屬線30'及介層窗32'可由接合墊52正下方的一金屬化層(或位于保護層內(nèi))所構(gòu)成，其可為一頂部金屬化層(一般稱為Mt。p)或一重布局(redistribution)層。在其他實施例中，分離的部位52工之間的電性內(nèi)連接可通過底部金屬化層( 一般稱為M》至頂部金屬化層Mt。p之間任何的金屬化層。在圖3A至圖3C中所示的結(jié)構(gòu)中，接合墊52可視為一完整的接合墊，亦即任何接合墊部位52工的連接等同于其他部位的連接。 可結(jié)合圖3A、3B及3C所示實施例而構(gòu)成另一實施例，在該結(jié)合的實施例中，一些部位52工通過多個群組的內(nèi)連部位522進行內(nèi)連接，而不同群組的內(nèi)連部位522并未彼此連接。圖3D示出一實施例，其中每一行的部位52工是內(nèi)連接的，而行與行之間是不連接的。此外，至少一位于下方的介層窗32'連接至每一行，且這些介層窗32'市內(nèi)連接的(如圖2所示)。
請參照圖3A至3D，至少局部的開口 53填有介電材料。請參照圖2，至少開口 53的下半部填有多個介電層26中頂層的材料。 采用圖3A或圖3B所示的實施例時，會有一個以上的介層窗32'連接至接合墊部位52p如圖2所示。另外，由于部位52工已內(nèi)連接，僅有一個介層窗32'(請參照圖2)形成且連接至單一的接合墊部位52工(請參照圖3A及圖3B)。然而，采用圖3C或圖3D所示的實施例時，每一分離的部位52工必須有一下方的介層窗32'與其連接。否則沒有介層窗32'的部位52工將無法連接至其他部位。 需注意的是依據(jù)圖2所示的剖面圖，接合墊52的剖面可為本體接合(solid
bond)，如圖4A所示，或是一連續(xù)的接合墊，如圖4B所示。圖4A是圖3A的平面中沿4A-4A'
線的剖面示意圖，而圖4B示出圖3B的平面中沿4B-4B'線的剖面示意圖。 整個半導(dǎo)體芯片10(也可能是整個晶片)中，臨界橫向尺寸(thresholdlateral
dimension)較佳為既定的，且任何橫向尺寸大于臨界橫向尺寸的接合墊的圖案化設(shè)計示出
于圖3A至圖3D。舉例而言，當(dāng)任何橫向尺寸(寬度及/或長度)小于臨界橫向尺寸的接合
墊時，接合墊為實心的。 請參照圖2，在半導(dǎo)體芯片10的背面上可形成接合墊62及72。在一實施例中，接合墊62及72的規(guī)格分別相似于接合墊42及52。因此，接合墊72可大于接合墊62。此外，接合墊72的結(jié)構(gòu)本質(zhì)上可相同于圖3A至4B所示的結(jié)構(gòu)。重布局線64及74可形成于基底20的背面，以將接合墊62連接至硅通孔電極40，且將接合墊72連接至硅通孔電極50。重布局線64及74的制作細節(jié)為公知技術(shù)，在此不再予以贅述。在另一實施例中，可將硅通孔電極40及50以銅柱的形式(同樣作為接合之用)露出于基底20的背面來取代接合墊62及72。 圖5示出另一實施例，以利用一個以上硅通孔電極電性連接至一相同的接合墊來取代利用單一硅通孔電極內(nèi)連接位于基底20兩相對側(cè)的特征元件。需注意的是雖然圖5中
7所示的接合墊52具有分離的部位，其可具有圖3A、3B、3C或3D所示的結(jié)構(gòu)。另一方面，雖然圖5中所示的接合墊72為一連續(xù)片，其也可具有圖3A、3B、3C或3D所示的結(jié)構(gòu)。因此，硅通孔電極5(V502及503可通過接合墊52或72任一者而電性內(nèi)連接。另外，相似于金屬線30及重布局線74 (請參照圖2)的金屬線及/或重布局線可用于內(nèi)連接硅通孔電極5(V502及503。 圖6示出半導(dǎo)體芯片正面對正面(face to face)接合。半導(dǎo)體芯片110可具有相同或不同于圖2至圖5的結(jié)構(gòu)。 采用本發(fā)明實施例的益處在于大型接合墊52及152的制作無須擔(dān)心發(fā)生碟化效應(yīng)(發(fā)生于制作接合墊52及152時所進行的化學(xué)機械研磨)。如此一來，接合墊52及152的表面更為平坦。當(dāng)進行直接接合時，接合墊52有更多的部分可與接合墊152直接接合，使接合更為穩(wěn)靠而能夠傳導(dǎo)更大的電流。圖8A、8B及8C示出接合墊52及152之間三種可能的接合方式剖面示意圖，其中由于不同的剖面位置(請參照圖4A及4B)及/或接合墊52及152具有相同或不同的結(jié)構(gòu)而呈現(xiàn)出不同的圖面。 以上所述的實施例也可應(yīng)用于正面對背面(face to back)接合，如圖7所示。再者，同樣可應(yīng)用于背面對背面(back to back)接合(未示出)。本領(lǐng)域普通技術(shù)人員可理解其中各自的結(jié)構(gòu)。 本發(fā)明實施例具有許多的有益的特點。在接合墊內(nèi)形成開口 /狹縫，接合墊局部的圖案密度會降低，至少可降低甚至完全消除CMP所引發(fā)的碟化效應(yīng)。而本發(fā)明實施例無需額外制造工藝步驟，使本發(fā)明能夠在不增加制造成本的情形下獲益。 雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng)可作更動與潤飾。再者，本發(fā)明之保護范圍并未局限于說明書內(nèi)所述特定實施例中的制造工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，任何所屬技術(shù)領(lǐng)域中具有通常知識者可從本發(fā)明公開內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的制造工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結(jié)果皆可使用于本發(fā)明中。因此，本發(fā)明之保護范圍包括上述制造工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括一第一半導(dǎo)體芯片，包括一第一表面；一第一圖案化接合墊，露出于該第一表面，其中該第一圖案化接合墊包括彼此電性連接的多個部位，且該第一圖案化接合墊內(nèi)包括至少一開口；以及一介電材料，填入該開口的至少一部分。
2. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一圖案化接合墊包括多個內(nèi)連線，電性內(nèi)連接所述多個部位，且其中所述多個內(nèi)連線與所述多個部位由同一層所構(gòu)成。
3. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述多個部位為分離的，且其中該集成電路結(jié)構(gòu)還包括多個內(nèi)連線，電性內(nèi)連接所述多個部位，且其中所述多個內(nèi)連線與所述多個部位由不同層所構(gòu)成。
4. 如權(quán)利要求l所述的集成電路結(jié)構(gòu)，還包括一硅通孔電極，位于該第一半導(dǎo)體芯片內(nèi)，其中該硅通孔電極連接至該第一圖案化接合墊；以及一附加的圖案化接合墊，位于該第一半導(dǎo)體芯片的該第一圖案化接合墊的一相對側(cè)，電性連接至該硅通孔電極。
5. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中該附加的圖案化接合墊包括彼此電性連接的多個附加的部位，其中該集成電路結(jié)構(gòu)還包括一附加的硅通孔電極相鄰于該硅通孔電極，其中該硅通孔電極與該附加的硅通孔電極均將該第一圖案化接合墊的所述多個部位的其中一個連接至該附加的圖案化接合墊的所述多個附加部位的其中一個。
6. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一實心接合墊，與該第一圖案化接合墊位于同一層位而未與其電性連接，其中該實心接合墊小于該第一圖案化接合墊。
7. 如權(quán)利要求l所述的集成電路結(jié)構(gòu)，還包括一第二半導(dǎo)體芯片，包括一第二表面；以及一第二圖案化接合墊，露出于該第二表面，其中該第二圖案化接合墊包括彼此電性連接的多個附加的部位，且其中該第二圖案化接合墊內(nèi)包括至少一開口，而該第一圖案化接合墊經(jīng)由直接接合而接合至該第二圖案化接合墊。
8. —種集成電路結(jié)構(gòu)，包括一半導(dǎo)體芯片，包括一第一表面；一第一圖案化接合墊，露出于該第一表面，其中該第一圖案化接合墊包括彼此電性連接的多個部位以及位于所述多個部位之間的多個開口；多個連接結(jié)構(gòu)，以連接該第一圖案化接合墊的所述多個部位；一半導(dǎo)體基底，位于該第一圖案化接合墊下方；一硅通孔電極，位于該半導(dǎo)體基底內(nèi)且電性連接至該第一圖案化接合墊；以及一實心接合墊，露出于該第一表面，其中該實心接合墊小于該第一圖案化接合墊。
9. 如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體芯片包括一第二表面，相對于該第一表面；一第二圖案化接合墊，露出于該第二表面，其中該第二圖案化接合墊包括彼此電性連接的多個附加的部位；以及一附加的硅通孔電極，位于該半導(dǎo)體基底內(nèi)且相鄰于該硅通孔電極，其中該硅通孔電極與該附加的硅通孔電極均將該第一圖案化接合墊的所述多個部位的其中一個連接至該第二圖案化接合墊的所述多個附加部位的其中一個。
10. 如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中所述多個連接結(jié)構(gòu)由構(gòu)成該第一圖案化接合墊或該第二圖案化接合墊的一層所構(gòu)成。
11. 如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中所述多個連接結(jié)構(gòu)由位于該第一圖案化接合墊與該半導(dǎo)體基底之間的一金屬化層或位于該半導(dǎo)體基底與該第二圖案化接合墊之間的一層所構(gòu)成。
12. —種集成電路結(jié)構(gòu)，包括一第一半導(dǎo)體芯片，包括一第一表面；以及一第一圖案化接合墊，露出于該第一表面，其中該第一圖案化接合墊包括彼此電性連接的多個部位以及位于所述多個部位之間的多個開口 ；以及一第二半導(dǎo)體芯片，包括一第二表面；以及一第二圖案化接合墊，露出于該第二表面，且經(jīng)由直接接合而接合至該第一圖案化接合墊。
13. 如權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中該第一半導(dǎo)體芯片還包括一半導(dǎo)體基底，位于該第一表面下方；以及一硅通孔電極，位于該半導(dǎo)體基底內(nèi)，且電性連接至該第一圖案化接合墊。
14. 如權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中該第一半導(dǎo)體芯片還包括一實心接合墊，露出于該第一表面且未與該第一圖案化接合墊電性連接，該實心接合墊小于該第一圖案化接合墊，且其中該第二半導(dǎo)體芯片還包括一附加的實心接合墊，露出于該第二表面，該附加的接合墊接合至該實心接合墊。
15. 如權(quán)利要求12所述的集成電路結(jié)構(gòu)，還包括一第二圖案化接合墊，位于該第一半導(dǎo)體芯片內(nèi)，且位于該第一半導(dǎo)體芯片的該第一圖案化接合墊的一相對側(cè)；以及多個硅通孔電極，位于該第一半導(dǎo)體芯片內(nèi)，每一硅通孔電極將該第一圖案化接合墊的所述多個部位的其中一個連接至該第二圖案化接合墊的多個附加的部位的其中一個。
全文摘要
本發(fā)明公開一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體芯片，其還包括一第一表面以及一第一圖案化接合墊，露出于第一表面。第一圖案化接合墊包括彼此電性連接的多個部位以及位于其內(nèi)的至少一開口。集成電路結(jié)構(gòu)還包括一介電材料，填入開口的至少一部分。本發(fā)明提供的集成電路結(jié)構(gòu)能夠降低大型接合墊制作中的碟化效應(yīng)，因而改善接合墊的品質(zhì)。
文檔編號H01L23/52GK101728371SQ20091017946
公開日2010年6月9日 申請日期2009年10月20日 優(yōu)先權(quán)日2008年10月21日
發(fā)明者余振華, 吳文進, 邱文智 申請人:臺灣積體電路制造股份有限公司