專利名稱：芯片結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種芯片結(jié)構(gòu)及其形成方法，且特別是有關(guān)于一種提高晶圓使用率的芯片結(jié)構(gòu)及其形成方法。
背景技術(shù)：
傳統(tǒng)的芯片級(jí)封裝是將晶粒先自晶圓上切割下來(lái)，再進(jìn)行封裝(利用膠體)和測(cè) 試。封裝后的芯片體積約比裸晶體積增加了 20%。而晶圓級(jí)封裝則是先在整片晶圓上進(jìn)行 封裝和測(cè)試，然后才切割成一個(gè)個(gè)的芯片封裝結(jié)構(gòu)，因此封裝后的芯片結(jié)構(gòu)體積即約等同 于晶粒的原尺寸。因此使用晶圓級(jí)的封裝方式，明顯地芯片尺寸可以比芯片級(jí)封裝小，更可 符合可攜式產(chǎn)品輕薄短小的特性需求。對(duì)于一個(gè)傳統(tǒng)晶圓級(jí)芯片組件而言，其線路分布(Layout)主要是分布在晶圓的 上、下表面，上、下表面的線路的電性連接則一般是以貫穿通孔(via hole)再配合電鍍的方 式完成。然而，貫穿通孔占位了晶圓的一部分面積，使得晶圓的使用率受限。而且，線路的 分布也會(huì)因貫穿通孔于晶圓中的配置位置而受到限制。因此貫穿通孔的使用也增加了線路 在設(shè)計(jì)上的復(fù)雜度。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明就是在提供一種芯片結(jié)構(gòu)及其形成方法，在芯片結(jié)構(gòu)的側(cè)面形 成多個(gè)電性連接晶粒的上表面的線路與下表面的線路的凹口。本發(fā)明可以更有效節(jié)省晶圓 的空間，使得晶圓上的芯片尺寸得以縮小，晶圓的使用率得以提高。根據(jù)本發(fā)明的一方面，提出一種芯片結(jié)構(gòu)，包括一晶粒、一第一絕緣層、一導(dǎo)電層、 一凹口及一第一線路圖案。晶粒具有一上表面、一下表面及一側(cè)面，晶粒具有至少一接墊， 至少一接墊形成于上表面上，側(cè)面連接上表面與下表面。第一絕緣層形成于下表面。導(dǎo)電 層形成于第一絕緣層上。凹口形成于側(cè)面上，并且從上表面延伸至導(dǎo)電層的下表面。第一 線路圖案具有一走線，部份的走線形成于上表面，并電性連接至對(duì)應(yīng)的接墊，部份的走線形 成于凹口上，并與導(dǎo)電層電性連接。根據(jù)本發(fā)明的另一方面，提出一種芯片結(jié)構(gòu)形成方法。芯片結(jié)構(gòu)形成方法包括，提 供一晶圓，晶圓具有一上表面、一下表面，晶圓具有至少一接墊，至少一接墊形成于上表面 上；形成一第一絕緣層于下表面；形成一導(dǎo)電層于第一絕緣層；形成至少一凹口于上表面， 凹口并從上表面延伸至導(dǎo)電層的下表面；形成一第一線路圖案于上表面與凹口，第一線路 圖案具有一走線，部份的走線形成于上表面，并電性連接至對(duì)應(yīng)的接墊，部份的走線形成于 凹口上，并與導(dǎo)電層電性連接；以及，切割晶圓為多個(gè)芯片結(jié)構(gòu)，并使切割路徑經(jīng)過(guò)至少一 凹口，以使凹口在切割后露出于此些芯片結(jié)構(gòu)的至少一者的一側(cè)面，側(cè)面連接上表面與下 表面。為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下


圖1繪示依照本發(fā)明較佳實(shí)施例的芯片結(jié)構(gòu)形成方法的流程圖。圖2A繪示的具有至少一接墊的晶圓的俯視圖。圖2B繪示圖2A中晶圓沿著2B-2B，的前視圖。圖3A繪示承載于載體上的晶圓的俯視圖。圖3B繪示圖3A中晶圓沿著3B-3B，之前視圖。圖4A繪示的形成有凹口的晶圓的俯視圖。圖4B繪示圖4A中晶圓沿著4B-4B，的前視圖。圖4C繪示圖4B中局部D的放大示意圖。圖5A繪示的形成有第一線路圖案的晶圓的俯視圖。圖5B繪示圖5A中晶圓沿著5B-5B，的剖視圖。圖6繪示的移除載體后的晶圓的示意圖。圖7繪示的形成有第二線路圖案的晶圓的示意圖。圖8繪示的形成有晶粒保護(hù)層的晶圓的示意圖。圖9繪示的形成有金屬層與錫球的晶圓的示意圖。圖10繪示的切割后的晶圓的示意圖。主要組件符號(hào)說(shuō)明302:晶圓303 接墊保護(hù)膜304 上表面306 下表面308 接墊310 第一絕緣層312:導(dǎo)電層314 載體316:凹口317 第二絕緣層318 第一線路圖案320 走線322 第二線路圖案324 晶粒保護(hù)層326 第一部份328:開(kāi)口330:第二部份332 金屬層334 錫球336 芯片結(jié)構(gòu)
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338 側(cè)面具體實(shí)施方式

本發(fā)明揭露一種種芯片結(jié)構(gòu)，包括一晶粒、一第一絕緣層、一導(dǎo)電層、一凹口及一 第一線路圖案。一晶粒具有一上表面、一下表面及一側(cè)面。晶粒具有至少一接墊(Pad)。此 至少一接墊形成于上表面上。側(cè)面連接上表面與下表面。第一絕緣層形成于下表面。導(dǎo)電 層形成于第一絕緣層上。凹口形成于側(cè)面上，并且從上表面延伸至導(dǎo)電層的下表面。而第 一線路圖案具有一走線。部份的走線形成于上表面，并電性連接至對(duì)應(yīng)的接墊，部份的走線 形成于凹口上，并與導(dǎo)電層電性連接。茲舉一實(shí)施例說(shuō)明如下。請(qǐng)參照?qǐng)D1，其繪示依照本發(fā)明較佳實(shí)施例的芯片結(jié)構(gòu)形成方法的流程圖。首先， 請(qǐng)同時(shí)參照?qǐng)D2A及圖2B所示，圖2A繪示的具有至少一接墊的晶圓的俯視圖，圖2B繪示圖 2A中晶圓沿著2B-2B，的前視圖。于步驟102中，提供一晶圓302，晶圓302具有一上表面304、一下表面306，晶圓 302具有至少一接墊308，接墊308形成于上表面304上。此外，為了降低接墊受外界的侵 蝕及提供接墊之間的絕緣保護(hù)，晶圓302更具有一接墊保護(hù)膜303，形成于上表面304，接墊 保護(hù)膜303露出接墊308。接著，請(qǐng)同時(shí)參照?qǐng)D3A及圖3B，圖3A繪示承載于載體上的晶圓的俯視圖，圖3B 繪示圖3A中晶圓沿著3B-3B’之前視圖。于步驟104中，形成一第一絕緣層310于下表面 306。再來(lái)，請(qǐng)?jiān)賲⒄請(qǐng)D3B，于步驟106中，形成一導(dǎo)電層312于第一絕緣層310。第一 絕緣層310位于晶圓302與導(dǎo)電層312之間。然后，使用一載體(carrier) 314來(lái)承載晶圓 312。此時(shí)，形成有導(dǎo)電層312與第一絕緣層310的晶圓302置放于載體314上。 再來(lái)，請(qǐng)同時(shí)參照?qǐng)D4A及圖4B，圖4A繪示的形成有凹口的晶圓的俯視圖，圖4B繪 示圖4A中晶圓沿著4B-4B，的前視圖。于步驟108中，形成至少一凹口 316于上表面304， 凹口 316并從上表面304延伸至導(dǎo)電層312的下表面。圖4B的凹口例如是經(jīng)由蝕亥lj、激光、 或使用切割刀片切割的方式形式。此外，請(qǐng)同時(shí)參照?qǐng)D4C，其繪示圖4B中局部D的放大示意圖。如圖4C所示，之后， 接著形成一第二絕緣層317于凹口 316的表面上。其中，第二絕緣層317例如采用電泳沉 積(Electrophoretic Deposition, EPD)法完成。第二絕緣層317的材質(zhì)例如為氮化硅層
或二氧化硅層。再來(lái)，請(qǐng)同時(shí)參照?qǐng)D5A及圖5B，圖5A繪示的形成有第一線路圖案的晶圓的俯視 圖，圖5B繪示圖5A中晶圓沿著5B-5B’的剖視圖。于步驟110中，形成一第一線路圖案318 于上表面304與凹口 316，第一線路圖案318具有一走線320，部份的走線320形成于上表 面304，并電性連接至對(duì)應(yīng)的接墊308，部份的走線320形成于凹口 316上，并與導(dǎo)電層312 電性連接。其中，走線320可以填滿整個(gè)凹口 316，也可以薄層的形式形成于凹口 316的表 面上。本實(shí)施例以薄層方式成于凹口的表面上為例作說(shuō)明。另外，形成第一線路的方式可 以采用全加成法完成。此外，為了于導(dǎo)電層312上制作線路圖案，必須先將載體314移除。請(qǐng)參照?qǐng)D6，其 繪示的移除載體后的晶圓的示意圖。于圖1的步驟110之后，芯片結(jié)構(gòu)形成方法更包括移除載體314，以及平整化導(dǎo)電層312的與載體314的連接面。其中，平整化的方法可采用化 學(xué)方式或等離子技術(shù)完成。平整化可以去除載體在移除后于導(dǎo)電層上留下的毛邊，以提供 后續(xù)的工藝中較佳的工藝環(huán)境。此外，請(qǐng)參照?qǐng)D7，其繪示形成有第二線路圖案的晶圓的示意圖。于平整化載體的 步驟后，芯片結(jié)構(gòu)形成方法更包括圖案化導(dǎo)電層312，使導(dǎo)電層212具有一第二線路圖案 322。此外，請(qǐng)參照?qǐng)D8，其繪示形成有晶粒保護(hù)層的晶圓的示意圖。于圖案化導(dǎo)電層的 步驟后，芯片結(jié)構(gòu)形成方法更包括形成一晶粒保護(hù)層324，晶粒保護(hù)層324覆蓋晶圓302、 第一線路圖案318，凹口 316及導(dǎo)電層312的一第一部份326，晶粒保護(hù)層324具有一開(kāi)口 328，開(kāi)口 328露出導(dǎo)電層312的一第二部份330。此外，請(qǐng)參照?qǐng)D9，其繪示形成有金屬層與錫球的晶圓的示意圖。于形成晶粒保護(hù) 層的步驟后，芯片結(jié)構(gòu)形成方法更包括形成一金屬層332于導(dǎo)電層312的第二部份330上 (第二部份330繪示于圖8)；以及形成一錫球334于金屬層332上。其中，金屬層332用以 加強(qiáng)了錫球334的附著力。經(jīng)由錫球334的形成，使得第一線路圖案318與導(dǎo)電層312上 的第二線路圖案322 (第二線路圖案322繪示于圖7)得以與外界電性連接。然后，請(qǐng)參照?qǐng)D10，其繪示的切割后的晶圓的示意圖。于圖1的步驟112中，切割 晶圓為多個(gè)芯片結(jié)構(gòu)336，并使切割路徑經(jīng)過(guò)凹口 316，以使凹口 316在切割后露出于此些 晶粒336至少一者的一側(cè)面338，側(cè)面338連接上表面304與下表面306。本發(fā)明上述實(shí)施例所揭露的芯片結(jié)構(gòu)及其形成方法，本發(fā)明于芯片結(jié)構(gòu)的側(cè)面制 作導(dǎo)通上、下表面線路的凹口，提供了額外的垂直方向的電性連接的路徑，更有效節(jié)省晶圓 空間，使得晶圓的使用率提高。本發(fā)明更具有厚度薄、成本低、低輸入輸出接墊數(shù)目的優(yōu)點(diǎn)。 本發(fā)明亦適合將兩個(gè)芯片結(jié)構(gòu)堆棧，以產(chǎn)生堆棧式封裝層疊(Package-on-package，PoP) 的應(yīng)用。綜上所述，雖然本發(fā)明已以一較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本 發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更 動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
一種芯片結(jié)構(gòu)，包括一晶粒，具有一上表面、一下表面及一側(cè)面，該晶粒具有至少一接墊(Pad)，該至少一接墊形成于該上表面上，該側(cè)面連接該上表面與該下表面；一第一絕緣層，形成于該下表面；一導(dǎo)電層，形成于該第一絕緣層上；一凹口(notch)，是形成于該側(cè)面上，并且從該上表面延伸至該導(dǎo)電層的下表面；以及一第一線路圖案，該第一線路圖案具有一走線，部份的該走線形成于該上表面，并電性連接至對(duì)應(yīng)的該接墊，部份的該走線形成于該凹口上，并與該導(dǎo)電層電性連接。
2.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中該晶粒更具有一接墊保護(hù)膜，形成于該上表面， 該接墊保護(hù)膜露出該至少一接墊。
3.如權(quán)利要求1所述的芯片結(jié)構(gòu)，更包括一第二絕緣層，形成于該凹口中，并介于該晶粒的該側(cè)面與該走線之間。
4.如權(quán)利要求1所述的芯片結(jié)構(gòu)，更包括一晶粒保護(hù)層，具有一開(kāi)口，該晶粒保護(hù)層覆蓋該晶粒、該第一線路圖案、該凹口及該 導(dǎo)電層的一第一部份，該開(kāi)口露出該導(dǎo)電層的一第二部份。
5.如權(quán)利要求4所述的芯片結(jié)構(gòu)，更包括一金屬層，形成于該導(dǎo)電層的該第二部份上；以及一錫球，形成于該金屬層上。
6.一種芯片結(jié)構(gòu)的形成方法，包括(a)提供一晶圓，該晶圓具有一上表面、一下表面，該晶圓更具有至少一接墊，該至少一 接墊形成于該上表面上；(b)形成一第一絕緣層于該下表面；(c)形成一導(dǎo)電層于該第一絕緣層；(d)形成至少一凹口，該凹口從該上表面延伸至該導(dǎo)電層的下表面；(e)形成一第一線路圖案于該上表面與該凹口上，該第一線路圖案具有一走線，部份的 該走線形成于該上表面，并電性連接至對(duì)應(yīng)的該接墊，部份的該走線形成于該凹口上，并與 該導(dǎo)電層電性連接；以及(f)切割該晶圓為數(shù)個(gè)芯片結(jié)構(gòu)，并使切割路徑經(jīng)過(guò)該至少一凹口，以使該至少一凹口 在切割后露出于該些芯片結(jié)構(gòu)的至少一者的一側(cè)面，該側(cè)面連接該上表面與該下表面。
7.如權(quán)利要求6所述的芯片結(jié)構(gòu)的形成方法，其中該步驟(a)中，該晶圓更具有一接墊 保護(hù)膜，形成于該上表面，該接墊保護(hù)膜露出該至少一接墊。
8.如權(quán)利要求6所述的芯片結(jié)構(gòu)的形成方法，其中于該步驟(d)之后，步驟(e)之前， 該方法更包括(dl)形成一第二絕緣層于該凹口的表面上。
9.如權(quán)利要求8所述的芯片結(jié)構(gòu)的形成方法，其中該步驟(dl)采用一電泳沉積 (Electrophoretic Deposition, EPD)方法完成。
10.如權(quán)利要求9所述的芯片結(jié)構(gòu)的形成方法，其中于該步驟(e)與步驟(f)之間，該 方法更包括(el)移除該載體；以及(e2)平整化該導(dǎo)電層的與該載體的連接面。
11.如權(quán)利要求10所述的芯片結(jié)構(gòu)的形成方法，其中該步驟(e2)采用化學(xué)方式或等離 子技術(shù)完成。
12.如權(quán)利要求11所述的芯片結(jié)構(gòu)的形成方法，其中于該步驟(e2)后，該方法更包括(e3)圖案化該導(dǎo)電層，使該導(dǎo)電層具有一第二線路圖案。
全文摘要
一種芯片結(jié)構(gòu)，包括一晶粒、一第一絕緣層、一導(dǎo)電層、一凹口(notch)及一第一線路圖案。晶粒具有一上表面、一下表面及一側(cè)面，晶粒具有至少一接墊，至少一接墊形成于上表面上，側(cè)面連接上表面與下表面。第一絕緣層形成于下表面。導(dǎo)電層形成于第一絕緣層上。凹口形成于側(cè)面上，并且從上表面延伸至導(dǎo)電層的下表面。第一線路圖案具有一走線，部分的走線形成于上表面，并電性連接至對(duì)應(yīng)的接墊，部分的走線形成于凹口上，并與導(dǎo)電層電性連接。
文檔編號(hào)H01L23/482GK101866895SQ200910134779
公開(kāi)日2010年10月20日 申請(qǐng)日期2009年4月20日 優(yōu)先權(quán)日2009年4月20日
發(fā)明者王建皓 申請(qǐng)人:日月光半導(dǎo)體制造股份有限公司