專利名稱：一種SiN掩蔽技術(shù)制備多晶SiGe柵納米級CMOS集成電路方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種利用現(xiàn)有的微米級 Si集成電路制造工藝，制造納米級Si集成電路的方法。
背景技術(shù)：
目前，信息產(chǎn)業(yè)已經(jīng)成為了國民經(jīng)濟(jì)的核心產(chǎn)業(yè)，它服務(wù)于國民經(jīng)濟(jì)各個 領(lǐng)域，微電子技術(shù)是信息產(chǎn)業(yè)的關(guān)鍵，集成電路更是關(guān)鍵中的關(guān)鍵。集成電路
自1958年問世以來，發(fā)展速度驚人，成為了信息科學(xué)技術(shù)的核心和國民經(jīng)濟(jì) 發(fā)展、國防建設(shè)的基石，對世界政治、經(jīng)濟(jì)和文化產(chǎn)生了巨大的影響。作為人 類歷史上發(fā)展最快、影響最大、應(yīng)用最廣泛的技術(shù)，集成電路已成為衡量一個 國家科學(xué)技術(shù)水平、綜合國力和國防力量的重要標(biāo)志。對于整機(jī)系統(tǒng)中集成電 路采用多少更是其系統(tǒng)先進(jìn)性的直接表征。
半導(dǎo)體產(chǎn)業(yè)，尤其是Si集成電路技術(shù)發(fā)展至今，全世界數(shù)以萬億美元的 設(shè)備和技術(shù)投人，已使Si基工藝形成了非常強(qiáng)大的產(chǎn)業(yè)能力。同時，長期的 科研投入也使人們對Si及其工藝的了解，達(dá)到十分深入、透徹的地步，因此 在集成電路產(chǎn)業(yè)中，Si技術(shù)是主流技術(shù)，Si集成電路產(chǎn)品是主流產(chǎn)品，占集成 電路產(chǎn)業(yè)的90%以上。盡管微電子學(xué)在化合物半導(dǎo)體和其它新材料方面的研究 以及在某些領(lǐng)域的應(yīng)用取得了很大的進(jìn)展，但在今后的10 20年，微電子技 術(shù)仍將以尺寸不斷縮小的Si基CMOS集成電路工藝作為主流技術(shù)，并廣泛應(yīng) 用于與生產(chǎn)、生活息息相關(guān)的國民經(jīng)濟(jì)的各個領(lǐng)域。
1965年4月美國仙童公司的高登.摩爾博士發(fā)表了以后聞名于世的"摩爾 定律"，該定理指出集成電路芯片上的晶體管數(shù)目，約每18個月增加1倍， 性能也提升l倍。同時，集成電路的單位功能成本平均每年降低25%左右。40 多年來，世界半導(dǎo)體產(chǎn)業(yè)始終按照這條定律不斷地向前發(fā)展。2004年2月23 曰英特爾首席執(zhí)行官克萊格，貝瑞特在東京舉行的全球信息峰會上表示，摩爾定 律將在未來15到20年依然有效。推動摩爾定律繼續(xù)前進(jìn)的技術(shù)動力是不斷 縮小芯片的特征尺寸。目前，國外90nm技術(shù)已經(jīng)進(jìn)入規(guī)模生產(chǎn)階段，60nm技
術(shù)處在導(dǎo)入期，45nrn技術(shù)正在作前期研發(fā)工作，按照國際半導(dǎo)體技術(shù)發(fā)展路 線圖ITRS， 2010年45nm技術(shù)可以進(jìn)入規(guī)模生產(chǎn)，2018年是18nm。
要制造如此小的特征尺寸的CMOS集成電路，就需要新一代的工藝設(shè)備， 因?yàn)槟壳吧袥]有能夠較好地解決在現(xiàn)有的設(shè)備上制造下一代芯片的技術(shù)，因此 只能通過工藝設(shè)備的更新提高工藝技術(shù)水平。經(jīng)過多年的積累，目前全世界在 微電子產(chǎn)業(yè)中的設(shè)備和技術(shù)投入超過萬億美元，如果僅僅通過設(shè)備的更新?lián)Q代 獲得工藝技術(shù)的提升，將每18個月淘汰一代設(shè)備，這將造成巨大的資源和能 源的浪費(fèi)，導(dǎo)致生產(chǎn)成本上升，因此，這種現(xiàn)狀嚴(yán)重制約了半導(dǎo)體行業(yè)的發(fā)展。
如今，poly-Si柵已經(jīng)取代金屬柵成為了主流的柵材料，但無論采取n型 poly-Si還是p型poly-Si，其對器件閾值電壓的調(diào)整幅度都不大。為了能夠更 大范圍地調(diào)整器件的閾值電壓，國內(nèi)外大部分廠商采取在阱區(qū)形成之后，通過 再次對阱區(qū)進(jìn)行離子注入，改變阱區(qū)摻雜濃度的方法，調(diào)節(jié)器件的閾值電壓。 但是這種方法對器件閾值電壓調(diào)整幅度有限，并且還增加了工藝制造的難度， 使之變成了一個工藝瓶頸問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種SiN掩蔽技術(shù)制備多晶SiGe柵納米級CMOS 集成電路方法，以實(shí)現(xiàn)在不改變現(xiàn)有設(shè)備和增加成本的條件下，用微米級工藝 制備出導(dǎo)電溝道為45 90nm的具有多晶SiGe柵的CMOS集成電路。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的制備具有多晶SiGe柵的納米級CMOS集 成電路的方法，按如下步驟進(jìn)行
第一步.在Si襯底上熱氧化一層Si02緩沖層，在該緩沖層上淀積一層SiN， 用于阱區(qū)注入的掩蔽；
第二步.在SiN層上分別光刻N(yùn)阱和P阱，同時進(jìn)行N阱和P阱的注入 和推進(jìn)，在Si襯底分別形成N阱和P阱；
第三步.刻蝕掉N阱和P阱上部及其之間的SiN層和Si02層，然后再在 整個襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻、氧化形成隔 離區(qū)；
第四步.在N阱和P阱上熱氧化生長3 9nm厚的Si02柵介質(zhì)層，再分別 在N阱和P阱上淀積一層110 150nm厚的n型摻雜的Ploy-SiGe和p型摻雜的Ploy-SiGe，作為柵極，Ge組分為0.05 0.3，摻雜濃度>102()011'3;
第五步.在Ploy-SiGe上淀積生長一層厚度為40 70nm的SiN,作為柵極 的保護(hù)層；
第六步.在SiN層上再淀積一層90 160nm厚的Ploy-Si，作為制造過程中
的輔助層，輔助生成側(cè)壁；
第七步.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口；
第八步.在整個Si襯底上淀積一層90 130nm厚的SiN介質(zhì)層，覆蓋整
個表面；
第九步.刻蝕襯底表面上的SiN，保留Ploy-Si側(cè)壁的SiN;利用Ploy-Si 與SiN的刻蝕速率比(11: 1)，刻蝕SiN表面的Ploy-Si，刻蝕襯底表面上除 SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe;再利用Ploy-SiGe與SiN的刻蝕 速率比(ll: 1)，刻蝕掉SiN側(cè)壁保護(hù)區(qū)域以外的Ploy-SiGe，形成n/pMOSFET 的柵極，并在阱區(qū)上淀積一層4 6nm厚的Si02，形成柵極側(cè)壁的保護(hù)層；
第十步.分別在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū) 和漏區(qū)，在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)和漏區(qū)；
第十一步.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 45 90nm的CMOS集成電路。
所述的在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口，是根據(jù)微米級工藝 加工的最小線條尺寸和套刻精度的大小確定，通常寬度取1.5 3pm。
所述的柵極長度根據(jù)第八步淀積的SiN厚度確定，通常取45 90nm。
本發(fā)明具有如下優(yōu)點(diǎn)
1. 本發(fā)明由于利用了等離子刻蝕工藝中Ploy-Si與SiN、 Ploy-SiGe與SiN 的刻蝕速率比和自對準(zhǔn)工藝，可以在微米級Si集成電路工藝平臺上制造出導(dǎo) 電溝道45 90nm的具有多晶SiGe柵的CMOS集成電路；
2. 由于本發(fā)明所提出的工藝方法均為現(xiàn)有的微米級Si集成電路工藝平臺 中成熟的工藝方法，因此，本發(fā)明所提出的具有多晶SiGe柵的納米級CMOS 集成電路實(shí)現(xiàn)方法與現(xiàn)有的微米級Si集成電路工藝相兼容；
3. 由于本發(fā)明所提出的工藝方法采用poly-SiGe材料作為柵介質(zhì)，其功函 數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)CMOS的poly-SiGe柵中Ge組分，使得
nMOSFET閾值電壓可連續(xù)調(diào)整，因此，實(shí)現(xiàn)了 CMOS器件閾值電壓的調(diào)整， 減少了工藝步驟，降低了工藝難度；
4. 由于本發(fā)明所提出的工藝方法均可在現(xiàn)有的微米級Si集成電路工藝平 臺中實(shí)現(xiàn)，因此可以在不用追加任何資金和設(shè)備投入的情況下，使現(xiàn)有的微米 級Si集成電路工藝平臺的制造能力大幅提高，并使其制備的CMOS集成電路 的性能提高3 5代；
5. 由于本發(fā)明所提出的工藝方法可以實(shí)現(xiàn)導(dǎo)電溝道45 90nm的CMOS集 成電路，因此，隨著導(dǎo)電溝道尺寸的減小，集成電路的集成度可以大幅提高， 從而降低了集成電路單位面積的制造成本；
6. 由于用本發(fā)明工藝方法制備的CMOS集成電路中器件的導(dǎo)電溝道小， 因此，集成電路的工作頻率顯著提高，實(shí)現(xiàn)了國內(nèi)集成電路加工水平的跨越式 發(fā)展。


圖1是本發(fā)明工藝流程圖2是用本發(fā)明方法制備具有多晶SiGe柵的CMOS集成電路的過程示意圖。
具體實(shí)施例方式
以下參照附圖1和附圖2，對本發(fā)明制備具有多晶SiGe柵的納米級CMOS 集成電路的工藝流程作進(jìn)一步詳細(xì)描述。
實(shí)施例l:在Si襯底上制備導(dǎo)電溝道為45nm的具有多晶SiGe柵的CMOS 集成電路，具體步驟如下
步驟l，淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10'Scri^左右的p型Si襯底片1; (lb)在襯底上熱氧化一層20nm厚的SiO2緩沖層2; (lc)在SiCb緩沖層上用低壓化學(xué)汽相淀積LPCVD的方法淀積80nm厚 的SiN層3，用于阱區(qū)注入的掩蔽。
步驟2，形成阱區(qū)，如圖2 (b)所示。 (2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5; (2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成Si02，
同時進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02 層，同時進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時將N阱和P阱繼續(xù)推進(jìn)到2|im深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層20nm厚的SiO2緩沖層； (3c)在Si02緩沖層上用常壓化學(xué)氣相淀積APCVD的方法淀積生長一層 約為90nm厚的SiN層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成0.3^im的場區(qū)隔離6，將N阱與P阱進(jìn)行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口 ，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長3nm厚的Si02柵介質(zhì)層7;(4b)在Si()2柵介質(zhì)層7上應(yīng)用分子束外延MBE的方法分別在N阱和P 阱上生長厚度均為110nm的n型摻雜的Ploy-SiGe層8a和p型摻雜的Ploy-SiGe 層8，作為柵極，Ge組分為0.15，摻雜濃度>102()011—3;
(4c)在Ploy-SiGe上應(yīng)用紫外光化學(xué)氣相淀積UVCVD的方法淀積生長 40nm厚的SiN層9，作為柵極的保護(hù)層；
(4d)在SiN層上再應(yīng)用LPCVD的方法淀積90nm厚的Ploy-Si層10，這 一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取1.5pm。
步驟5，淀積SiN介質(zhì)，如圖2 (e)所示。
在整個Si片上應(yīng)用LPCVD的方法淀積一層90nm厚的SiN介質(zhì)層11，覆
蓋整個表面。步驟6，形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。
(6a)利用干法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側(cè)壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將SiN表面的Ploy-Si
全部刻蝕掉；
(6c)刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe;
(6d)利用Ploy-SiGe與SiN的刻蝕速率比(11: 1)，刻蝕SiN側(cè)壁保護(hù) 區(qū)域以外的Ploy-SiGe，形成nMOSFET的柵極s和pMOSFET的柵極sa，該柵 極的長度根據(jù)步驟5淀積的SiN厚度確定，通常取45nm;
(6e)用LPCVD的方法在阱區(qū)上淀積一層4nm厚的Si02，作為柵極側(cè) 面的保護(hù)層12。
步驟7，形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16，形成pMOSFET器件18。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 45nm的CMOS集成電路。
實(shí)施例2:在SOI襯底上制備導(dǎo)電溝道為65nm的具有多晶SiGe柵的CMOS 集成電路，具體步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10'Scn^左右的p型SOI襯底片1; (lb)在襯底上熱氧化一層25nm厚的Si02緩沖層2;
(lc)在Si02緩沖層上用APCVD的方法淀積90nm厚的SiN層3，用于 阱區(qū)注入的掩蔽。
步驟2，形成阱區(qū)，如圖2 (b)所示。 (2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5; (2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成SK)2，
同時進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02， 同時進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為SO(TC的N2氣氛下，同時將N阱和P阱繼續(xù)推進(jìn)到3pm深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層35nm厚的Si02緩沖層； (3c)在Si02緩沖層上用APCVD的方法淀積生長一層約為100nm厚的 SiN層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成0.5pm的場區(qū)隔離6，將N阱與P阱進(jìn)行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長6nm厚的Si02柵介質(zhì)層7;
(4b)在&02柵介質(zhì)層7上應(yīng)用MBE的方法分別在N阱和P阱上生長厚 度均為130nm的n型摻雜的Ploy-SiGe層8a和p型摻雜的Ploy-SiGe層8，作 為柵極，Ge組分為0.05，摻雜濃度M(^cm、
(4c)在Ploy-SiGe上應(yīng)用UVCVD的方法淀積生長60nrn厚的SiN層9， 作為柵極的保護(hù)層；
(4d)在SiN層上再應(yīng)用APCVD的方法淀積130nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取2.5拜。
步驟5，淀積SiN介質(zhì)，如圖2 (e)所示。
在整個Si片上應(yīng)用APCVD的方法淀積一層110nm厚的SiN介質(zhì)層11，
覆蓋整個表面。
步驟6，形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。
(6a)利用干法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側(cè)壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將SiN表面的Ploy-Si
全部刻蝕掉；
(6c)刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe;
(6d)利用Ploy-SiGe與SiN的刻蝕速率比(11: 1)，刻蝕SiN側(cè)壁保護(hù) 區(qū)域以外的Ploy-SiGe，形成nMOSFET的柵極s和pMOSFET的柵極sa，該柵 極的長度根據(jù)步驟5淀積的SiN厚度確定，通常取65nm;
(6e)用APCVD的方法在阱區(qū)上淀積一層5nm厚的Si02，作為柵極側(cè) 面的保護(hù)層12。
步驟7，形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16，形成pMOSFET器件18。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 65nm的CMOS集成電路。
實(shí)施例3:在Si襯底上制備導(dǎo)電溝道為90nm的具有多晶SiGe柵的CMOS 集成電路，具體步驟如下
步驟l，淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向?yàn)?lt;100>、摻雜濃度為10"cm's左右的p型Si襯底片1; (lb)在襯底上熱氧化一層30nm厚的SiO2緩沖層2; (lc)在Si02緩沖層上用等離子增強(qiáng)化學(xué)氣相淀積PECVD的方法淀積 100nm厚的SiN層3，用于阱區(qū)注入的掩蔽。 步驟2，形成阱區(qū)，如圖2 (b)所示。 (2a)在SiN層3上按照相間順序分別光刻P阱區(qū)域4和N阱區(qū)域5; (2b)在P阱區(qū)域注入硼形成p型區(qū)域，在P阱區(qū)表面熱氧化生成Si02,
同時進(jìn)行P阱推進(jìn)，在襯底1上形成P阱4;
(2c)在N阱區(qū)域注入磷形成n型區(qū)域，在N阱區(qū)表面熱氧化生成Si02， 同時進(jìn)行N阱推進(jìn)，在襯底1上形成N阱5;
(2d)在溫度為800"C的N2氣氛下，同時將N阱和P阱繼續(xù)推進(jìn)到5nm深。
步驟3，形成隔離區(qū)，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層50nm厚的SiCb緩沖層； (3c)在Si02緩沖層上用PECVD的方法淀積生長一層約為110nm厚的SiN 層，并在該SiN層上光刻場隔離區(qū)；
(3d)在隔離區(qū)局部熱氧化形成0.8pm的場區(qū)隔離6，將N阱與P阱進(jìn)行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口 ，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長9nm厚的Si02柵介質(zhì)層7;
(4b)在Si02柵介質(zhì)層7上應(yīng)用MBE的方法分別在N阱和P阱上生長厚 度均為150nm的n型摻雜的Ploy-SiGe層8a和p型摻雜的Ploy-SiGe層8，作 為柵極，Ge組分為0.3，摻雜濃度〉l(^cm'、
(4c)在Ploy-SiGe上應(yīng)用UVCVD的方法淀積生長70nrn厚的SiN層9， 作為柵極的保護(hù)層；
(4d)在SiN層上再應(yīng)用PECVD的方法淀積160nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側(cè)壁；
(4e)根據(jù)電路需要，在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取3pm。
步驟5，淀積SiN介質(zhì)，如圖2 (e)所示。
在整個Si片上應(yīng)用PECVD的方法淀積一層130nm厚的SiN介質(zhì)層11，
覆蓋整個表面。
步驟6，形成柵極，并在柵極側(cè)壁淀積保護(hù)層，如圖2 (f)所示。
(6a)利用干法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側(cè)壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將SiN表面的Ploy-Si
全部刻蝕掉；
(6c)刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe;
(6d)利用Ploy-SiGe與SiN的刻蝕速率比(11: 1)，刻蝕SiN側(cè)壁保護(hù) 區(qū)域以外的Ploy-SiGe，形成nMOSFET的柵極s和pMOSFET的柵極sa，該柵 極的長度根據(jù)步驟5淀積的SiN厚度確定，通常取90nm;
(6e)用PECVD的方法在阱區(qū)上淀積一層6nm厚的Si02，作為柵極側(cè)面 的保護(hù)層12。
步驟7，形成n/pMOSFET器件結(jié)構(gòu)，如圖2 (g)所示。
(7a)在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū)13和漏 區(qū)14，形成nMOSFET器件17;
(7b)在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)15和 漏區(qū)16 ，形成pMOSFET器件18 。
步驟8，構(gòu)成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為 90nm的CMOS集成電路。
以上實(shí)施例不構(gòu)成對本發(fā)明的任何限制。
權(quán)利要求
1.一種SiN掩蔽技術(shù)制備多晶SiGe柵納米級CMOS集成電路方法，按如下步驟進(jìn)行第一步.在Si襯底(1)上熱氧化一層SiO2緩沖層(2)，在該緩沖層上淀積一層SiN(3)，用于阱區(qū)注入的掩蔽；第二步.在SiN層上分別光刻N(yùn)阱和P阱，同時進(jìn)行N阱和P阱推進(jìn)，在Si襯底(1)分別形成P阱(4)和N阱(5)；第三步.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和SiO2層，然后再在整個襯底表面生長一層SiO2緩沖層和SiN層，在SiN層上光刻場隔離區(qū)，氧化形成隔離區(qū)(6)；第四步.在N阱和P阱上熱氧化生長厚度為3～9nm的SiO2柵介質(zhì)層(7)，再分別在N阱和P阱上淀積一層厚度為110～150nm的n型摻雜的Ploy-SiGe層(8a)和p型摻雜的Ploy-SiGe層(8)，作為柵極，Ge組分為0.05～0.3，摻雜濃度＞1020cm-3；第五步.在Ploy-SiGe上淀積生長一層厚度為40～70nm的SiN(9)，作為柵極的保護(hù)層；第六步.在SiN層上再淀積一層90～160nm厚的Ploy-Si(10)，作為制造過程中的輔助層，輔助生成側(cè)壁；第七步.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口(10a)；第八步.在整個Si襯底上淀積一層90～130nm厚的SiN介質(zhì)層(11)，覆蓋整個表面；第九步.刻蝕襯底表面上的SiN，保留Ploy-Si側(cè)壁的SiN；利用Ploy-Si與SiN的刻蝕速率比(11∶1)，刻蝕SiN表面的Ploy-Si，刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe；再利用Ploy-SiGe與SiN的刻蝕速率比(11∶1)，刻蝕掉SiN側(cè)壁保護(hù)區(qū)域以外的Ploy-SiGe，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，并在阱區(qū)上淀積一層4～6nm厚的SiO2，形成柵極側(cè)壁的保護(hù)層(12)；第十步.在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū)(13)和漏區(qū)(14)，在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)(15)和漏區(qū)(16)；第十一步.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為45～90nm的CMOS集成電路。
2. 根據(jù)權(quán)利要求1所述的方法，其中，第七歩所述的在Ploy-Si的區(qū)域中刻蝕出符合電 路要求的窗口，是根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度 取L5 3詣。
3. 根據(jù)權(quán)利要求1所述的方法，其中，第九歩所述的形成柵極，它的長度根據(jù)第八歩 淀積的SiN厚度確定，通常取45 90nm。
4. 一種SiN掩蔽技術(shù)制備多晶SiGe柵納米級CMOS集成電路方法，包括如下步驟 步驟l.在Si襯底(1)上熱氧化一層Si02緩沖層(2)，在該緩沖層上用LPCVD的方法淀積一層SiN (3)，用于阱區(qū)注入的掩蔽；步驟2.在SiN層上分別光刻N(yùn)阱和P阱，同時進(jìn)行N阱和P阱推進(jìn)，在Si襯底(I) 分別形成P阱(4)和N阱(5);歩驟3.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和Si02層，然后再在整 個襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻場隔離區(qū)，氧化形成隔離區(qū) (6);歩驟4.在N阱和P阱上熱氧化生長3nm厚的Si02柵介質(zhì)層(7)，再用MBE的方 法分別在N阱和P阱上生長一層厚度均為UOnm厚的n型摻雜的Ploy-SiGe層(8a)和p 型摻雜的Ploy-SiGe層(8)，作為柵極，Ge組分為0.15，摻雜濃度M(Pcm^歩驟5.在Ploy-SiGe上應(yīng)用UVCVD的方法淀積生長一層厚度為40nm的SiN (9)， 作為柵極的保護(hù)層；歩驟6.在SiN層上再應(yīng)用LPCVD的方法淀積一層90nm厚的Ploy-Si (10)，作為 制造過程中的輔助層，輔助生成側(cè)壁；歩驟7.在Ploy-Si的區(qū)域中刻蝕出符合電路要求的窗口 (10a);歩驟8.在整個Si襯底上應(yīng)用LPCVD的方法淀積一層90nm厚的SiN介質(zhì)層(II) ，覆蓋整個表面；歩驟9.刻蝕襯底表面上的SiN，保留Ploy-Si側(cè)壁的SiN;利用Ploy-Si與SiN的刻蝕 速率比(11: 1)，刻蝕SiN表面的Ploy-Si，刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN 露出底層Ploy-SiGe;再利用Ploy-SiGe與SiN的刻蝕速率比(11: 1),刻蝕掉SiN側(cè)壁 保護(hù)區(qū)域以外的Ploy-SiGe，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，最后 用LPCVD的方法在阱區(qū)上淀積一層4nm厚的Si02，形成柵極側(cè)壁的保護(hù)層(12);歩驟IO.在P阱區(qū)進(jìn)行n型離子注入，自對準(zhǔn)生成nMOSFET的源區(qū)(13)和漏區(qū) (14)，在N阱區(qū)進(jìn)行p型離子注入，自對準(zhǔn)生成pMOSFET的源區(qū)(15)和漏區(qū) (16);歩驟ll.在n/pMOSFET的柵、源和漏區(qū)上光刻引線，構(gòu)成導(dǎo)電溝道為45nm的 CMOS集成電路。
全文摘要
本發(fā)明公開了一種SiN掩蔽技術(shù)制備多晶SiGe柵納米級CMOS集成電路方法。其過程為制造出N/P阱，并在N/P阱上生長Poly-SiGe/SiN/Poly-Si多層結(jié)構(gòu)；將上層的Poly-Si刻蝕成一個窗口，再淀積一層SiN；刻蝕掉表面的SiN層，保留窗口側(cè)面的SiN；利用Ploy-Si與SiN的刻蝕速率比(11∶1)，刻蝕SiN表面的Ploy-Si，刻蝕襯底表面上除SiN側(cè)壁區(qū)域以外的SiN露出底層Ploy-SiGe；再利用Ploy-SiGe與SiN的刻蝕速率比(11∶1)，刻蝕掉SiN側(cè)壁區(qū)域以外的Ploy-SiGe，形成n/pMOSFET的柵極；離子注入自對準(zhǔn)形成n/pMOSFET的源、漏區(qū)，形成n/pMOSFET器件；光刻器件的互連線形成導(dǎo)電溝道45～90納米的CMOS集成電路。本發(fā)明能夠在微米級Si集成電路加工工藝平臺上，不需要追加任何資金和設(shè)備投入的情況下，制造出性能可提高3～5代的CMOS集成電路。
文檔編號H01L21/70GK101359627SQ20081015093
公開日2009年2月4日 申請日期2008年9月12日 優(yōu)先權(quán)日2008年9月12日
發(fā)明者宋建軍, 宣榮喜, 屈江濤, 張鶴鳴, 徐小波, 戴顯英, 王冠宇, 胡輝勇, 斌 舒, 趙麗霞 申請人:西安電子科技大學(xué)