專利名稱：薄膜晶體管陣列基板及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種薄膜晶體管("TFT")陣列基板及其制造方法，更具體 而言，涉及一種其中可以增大驅(qū)動(dòng)容限(driving margin)并可在接觸部分中 提供導(dǎo)電材料之間足夠大的接觸面積的TFT陣列基板以及該TFT陣列基板 的制造方法。
背景技術(shù)：
液晶顯示器("LCD")包括兩個(gè)相對(duì)的顯示面板以及插入其間的液晶 層。每個(gè)顯示面板可以利用透明絕緣基板作為支撐基板?？梢栽诮^緣基板 上形成多個(gè)薄膜圖案。薄膜圖案的形成包括材料沉積和掩模工藝。然而， 光刻工藝可能包括多個(gè)步驟，例如光致抗蝕劑涂敷、掩模設(shè)置、曝光、烘 烤、顯影和清洗，由此增大了整個(gè)工藝時(shí)間和制造成本。
為了減少掩模工藝的數(shù)目，已經(jīng)研究了剝離方法(lift-off method )。更 具體而言，當(dāng)在TFT陣列基板上形成鈍化膜和像素電極時(shí)，利用光致抗蝕 劑圖案構(gòu)圖鈍化膜，在TFT陣列基板的整個(gè)表面上沉積導(dǎo)電材料，并利用 光致抗蝕劑剝離劑(stripper)同時(shí)去除光致抗蝕劑圖案和其上的導(dǎo)電材料?；?板上剩余的導(dǎo)電材料形成了像素電極。
光致抗蝕劑剝離劑可以接觸光致抗蝕劑圖案的側(cè)面或底部，以去除覆 蓋有導(dǎo)電材料的光致抗蝕劑圖案。為了防止由于基板上剩余的光致抗蝕劑 圖案的殘余部分所致的圖案缺陷，光致抗蝕劑圖案與光致抗蝕劑剝離劑的 接觸面積應(yīng)足夠大。特別是，在光致抗蝕劑圖案之下的鈍化膜應(yīng)在光致抗 蝕劑圖案的內(nèi)側(cè)之下形成足夠大的底切(undercut)。然而，如果鈍化膜被 過度蝕刻以形成這樣的底切，則存儲(chǔ)電極上的絕緣膜可能被過度蝕刻并且 其厚度可能變得不均勻，由此造成驅(qū)動(dòng)容限的降低。而且，數(shù)據(jù)互連線可 能被過度蝕刻損壞，接觸區(qū)域中數(shù)據(jù)互連線的燭刻可能導(dǎo)致接觸故障。

發(fā)明內(nèi)容
本發(fā)明提供了一種TFT陣列基板，其增大了驅(qū)動(dòng)容限并提供了接觸部 分中導(dǎo)電材料之間足夠大的接觸面積。
本發(fā)明還提供了一種TFT陣列基板，其能夠使剝離容易并防止了柵極 絕緣層的過度蝕刻和對(duì)于數(shù)據(jù)互連線的損壞。
本發(fā)明的附加特征將在以下的描述中得到闡述，并從描述中部分地變 得明了，或者可以通過對(duì)于本發(fā)明的實(shí)踐而被認(rèn)知。
本發(fā)明公開了一種薄膜晶體管(TFT)陣列基板，包括柵極互連線， 所述柵極互連線包括柵極線和設(shè)置在絕緣基板上的柵電極；覆蓋所述柵極 互連線的柵極絕緣層；設(shè)置在所述柵極絕緣層上的半導(dǎo)體層；數(shù)據(jù)互連線， 所述數(shù)據(jù)互連線包括設(shè)置在所述半導(dǎo)體層上的數(shù)據(jù)線、源電極和漏電極； 第一鈍化膜，所述第一鈍化膜設(shè)置在所述數(shù)據(jù)互連線上并暴露所述漏電極 的一部分；設(shè)置在所述第一鈍化膜上的第二鈍化膜，其中所述第二鈍化膜 的外側(cè)壁位于所述第一鈍化膜的外側(cè)壁之內(nèi)；以及連接到所述漏電極的像 素電極。
本發(fā)明還公開了一種薄膜晶體管(TFT)陣列基板的制造方法，該方法 包括在絕緣基板上形成柵極互連線，所述柵極互連線包括柵極線和柵電 極；在所述柵極互連線上形成柵極絕緣層；形成半導(dǎo)體層和所述半導(dǎo)體層 上的數(shù)據(jù)互連線，所述數(shù)據(jù)互連線包括數(shù)據(jù)線、源電極和漏電極；在所述 數(shù)據(jù)互連線上順序形成第一鈍化膜和第二鈍化膜；蝕刻所述第二鈍化膜和 所述第一鈍化膜，并暴露漏電極-像素電極接觸部分的漏電極；以及形成 連接到所述漏電極的像素電極。此外，蝕刻所述第二鈍化膜和所述第一鈍 化膜包括將所述第二鈍化膜的外側(cè)壁形成在所述第一鈍化膜的外側(cè)壁之 內(nèi)。
應(yīng)理解的是，以上的概括描述和以下的詳細(xì)描述都是示例性和解釋性 的，并意于提供對(duì)于本發(fā)明的進(jìn)一步的解釋。


被包含進(jìn)來以提供對(duì)于本發(fā)明的更進(jìn)一步理解的附圖包括在本說明書 中并構(gòu)成了本說明書的一部分，附圖示出了本發(fā)明的實(shí)施例，并與說明一 起用于解釋本發(fā)明的原理。
圖1是根據(jù)本發(fā)明第一示例性實(shí)施例的TFT陣列基板的布局圖；圖2A是沿圖1的線A - A，得到的剖面圖； 圖2B是沿圖1的線B-B，得到的剖面圖； 圖2C是沿圖1的線C-C，得到的剖面圖3A、 4A、 5A、 6A、 7A、 8A、 9A、 10A和IIA是剖面圖，示出了 根據(jù)本發(fā)明第二示例性實(shí)施例的圖2A中所示剖面圖中TFT陣列基板的制 造方法的工藝步驟；
圖3B、 4B、 5B、 6B、 7B、 8B、 9B、 10B和11B是剖面圖，示出了根 據(jù)本發(fā)明第二示例性實(shí)施例的圖2B中所示剖面圖中TFT陣列基板的制造方 法的工藝步驟；
圖3C、 4C、 5C、 6C、 7C、 8C、 9C、 10C和11C是剖面圖，示出了根 據(jù)本發(fā)明第二示例性實(shí)施例的圖2C中所示剖面圖中TFT陣列基板的制造方 法的工藝步驟；
圖12A、 13A、 14A和15A是剖面圖，示出了根據(jù)本發(fā)明第三示例性 實(shí)施例的圖2A中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖12B、 13B、 14B和15B是剖面圖，示出了#4居本發(fā)明第三示例性實(shí) 施例的圖2B中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖12C、 13C、 14C和15C是剖面圖，示出了根據(jù)本發(fā)明第三示例性實(shí) 施例的圖2C中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖16是根據(jù)本發(fā)明第四示例性實(shí)施例的TFT陣列基板的布局圖17A是沿圖16的線A-A'得到的剖面圖17B是沿圖16的線B-B，得到的剖面圖17C是沿圖16的線C-C，得到的剖面圖;
圖18A、 19A、 20A和21A是剖面圖，示出了根據(jù)本發(fā)明第五示例性 實(shí)施例的圖17A中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖18B、 19B、 20B和21B是剖面圖，示出了根據(jù)本發(fā)明第五示例性實(shí) 施例的圖17B中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖18C、 19C、 20C和21C是剖面圖，示出了根據(jù)本發(fā)明第五示例性實(shí) 施例的圖17C中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖22A和23 A是剖面圖，示出了根據(jù)本發(fā)明第六示例性實(shí)施例的圖17A 中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖22B和23B是剖面圖，示出了根據(jù)本發(fā)明第六示例性實(shí)施例的圖17B
中所示剖面圖中TFT陣列基板的制造方法的工藝步驟；
圖22C和23C是剖面圖，示出了根據(jù)本發(fā)明第六示例性實(shí)施例的圖17C 中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。
具體實(shí)施例方式
通過參考以下對(duì)于優(yōu)選實(shí)施例的詳細(xì)說明以及附圖，本發(fā)明的優(yōu)點(diǎn)和 特征及其實(shí)現(xiàn)方法將變得顯而易見。然而，本發(fā)明可以以多種不同的形式 實(shí)施，而不應(yīng)被解釋為僅限于此處所述的實(shí)施例。并且，提供這些實(shí)施例 是為了使本公開透徹和完整，并且將本發(fā)明的理念充分傳達(dá)給本領(lǐng)域技術(shù) 人員，本發(fā)明僅由所附權(quán)利要求限定。附圖中，為清晰起見，夸大或減小 了層和區(qū)域的厚度。
在以下描述中，應(yīng)當(dāng)理解，當(dāng)稱一個(gè)元件或一層在另一元件或?qū)?上"、 "連接到"另一元件或?qū)訒r(shí)，它可以直接在或直接連接到另一元件或?qū)由希?或者還可以存在插入的元件或?qū)?。相反，?dāng)稱一個(gè)元件"直接在，，或"直 接連接到"另一元件時(shí)，不存在插入元件。整個(gè)說明書中相同的附圖標(biāo)記 指代相同的元件。術(shù)語"和/或"包括相關(guān)項(xiàng)目的每個(gè)及至少一種組合。
為便于描述此處可以使用諸如"在…之下"、"在…下面"、"下 (lower)"、"在…之上"、"上(upper)"等等空間相對(duì)性術(shù)語以描述如圖所 示的一個(gè)元件或部件與另一個(gè)(些)元件或部件之間的關(guān)系。應(yīng)當(dāng)理解， 空間相對(duì)性術(shù)語是用來包括除附圖所示取向之外的使用或操作中的器件的 不同取向的。
將參照透視圖、剖面圖和/或平面圖來描述本發(fā)明，在圖中示出了本發(fā) 明的優(yōu)選實(shí)施例。因而，根據(jù)制造技術(shù)和/或公差可能改變示例圖的輪廓。 也就是說，本發(fā)明的實(shí)施例并非要限制本發(fā)明的范圍而是包括了可能由于 制造工藝中的變化引起的所有變化和變型。因此，圖中所示的區(qū)域以示意 性的方式示出，并且僅通過示意而非限制的方式來表示區(qū)域的形狀。
以下，將參照附圖詳細(xì)描述根據(jù)本發(fā)明示例性實(shí)施例的TFT陣列基板。
圖1是根據(jù)本發(fā)明第一實(shí)施例的TFT陣列基板的布局圖，圖2A、 2B 和2C是分別沿圖1的線A-A，、 B—B，和C-C，得到的剖面圖。
根據(jù)本發(fā)明第一示例性實(shí)施例的TFT陣列基板包括設(shè)置在絕緣基板上 的TFT，覆蓋TFT的第一鈍化膜以及設(shè)置在第一鈍化膜上的第二鈍化膜。
TFT是包括控制端、輸入端和輸出端的三端器件并且可以包括柵電極、源 電極、漏電極和半導(dǎo)體層。在TFT中，除非另行描述，否則柵電極可以為 控制端，源電極可以為輸入端，漏電極可以為輸出端。半導(dǎo)體層可以形成 TFT的溝道區(qū)域。
參照?qǐng)D1、 2A、 2B和2C，絕緣基板10支撐TFT并且可以由例如透明 玻璃或塑料形成。在絕緣基板10上設(shè)置柵極線22、柵極焊盤27和柵電極 24。
用于柵極信號(hào)傳輸?shù)亩鄺l柵極線22設(shè)置在絕緣基板10上。柵極線22 彼此隔開并在例如圖1所示的橫向方向的第一方向上彼此平行延伸。具有 擴(kuò)大的寬度的柵極焊盤27連接到每條柵極線22的端部。盡管沒有示出， 但在本發(fā)明的變型實(shí)施例中，柵極焊盤27可以設(shè)置在柵極線22的兩相對(duì) 端，或者可以不形成柵極焊盤27。
柵電極24連接到柵極線22。多個(gè)柵電極24可以連接到柵極線22。每 個(gè)柵電極24可以從柵極線22延伸出去。
柵電極24、柵極線22和柵極焊盤27可以直接設(shè)置在絕緣基板10上。 在本說明書通篇，為了說明的方便起見，柵電極24、柵極線22和柵極焊盤 27可以一起稱為柵極互連線。
可以在絕緣基板10上直接設(shè)置存儲(chǔ)電極28,存儲(chǔ)電極28可以由域柵 極互連線相同的材料形成。存儲(chǔ)電極28靠近柵極線22設(shè)置并在平行于柵 極線22的第一方向上延伸。可以在存儲(chǔ)電極28的至少一端上設(shè)置可與柵 極焊盤27類似的存儲(chǔ)電極焊盤(未示出)。存儲(chǔ)電極28的形狀可以變化， 本發(fā)明不限于圖1所示的形狀。
牙冊(cè)才及互連線和存^t電才及28可以形成為單層并且可以由例如鋁(Al)、 銅(Cu)、銀(Ag)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)或其合金形 成，或者可以形成為包括這些材料的組合的多層結(jié)構(gòu)，但本發(fā)明不限于此。
柵極絕緣層30可以由氮化硅(SiNx)形成并且可以設(shè)置在柵極互連線 和存儲(chǔ)電極28上。然而，4冊(cè)極絕緣層30可以不設(shè)置在柵極焊盤27與輔助 柵極焊盤96接觸的柵極接觸部分76中的柵極互連線上。柵極絕緣層30與 柵極互連線和在以下要描述的數(shù)據(jù)互連線設(shè)置的區(qū)域中的絕緣基板10交 疊。在設(shè)置有像素電極92的像素區(qū)域中，柵極絕緣層30可以暴露絕緣基 板10。
在柵極絕緣層30上設(shè)置半導(dǎo)體層44以及歐姆接觸層52、 55和56,半 導(dǎo)體層44以及歐姆接觸層52、 55和56可以由硅化物或者以高濃度摻雜n 型雜質(zhì)的n+氫化非晶硅形成。除了溝道區(qū)域之外，半導(dǎo)體層44以與以下將 詳細(xì)描述的數(shù)據(jù)互連線基本相同的圖案設(shè)置。薄膜晶體管的溝道區(qū)域?qū)?yīng) 于半導(dǎo)體層44與柵電極24交疊之處。歐姆接觸層52、 55和56以與以下 將詳細(xì)描述的上覆數(shù)據(jù)互連線基本相同的圖案設(shè)置。歐姆接觸層52、 55和 56在對(duì)應(yīng)于溝道區(qū)域的區(qū)域中不彼此接觸。
在半導(dǎo)體層44上以及歐姆接觸層52、 55和56上設(shè)置數(shù)據(jù)線62、數(shù)據(jù) 焊盤67、源電極65和漏電極66。
在歐姆接觸層52上設(shè)置多條數(shù)據(jù)線62。數(shù)據(jù)線62彼此隔開并在例如 圖1所示的縱向方向的第二方向上彼此平行延伸。數(shù)據(jù)線62與柵極線22 交叉。具有擴(kuò)大的寬度的數(shù)據(jù)焊盤67連接到每條數(shù)據(jù)線62的端部。盡管 沒有示出，但在本發(fā)明的變型實(shí)施例中，數(shù)據(jù)焊盤67可以設(shè)置在數(shù)據(jù)線62 的兩相對(duì)端，或者可以不形成數(shù)據(jù)焊盤67。
源電極65連接到數(shù)據(jù)線62。多個(gè)源電極65可以連接到每條數(shù)據(jù)線62。 每個(gè)源電極62與漏電極66相對(duì)并面對(duì)漏電極66。半導(dǎo)體層44可以暴露于 源電極65與漏電極66之間。為了說明的方便起見，在說明書通篇，數(shù)據(jù) 線62、數(shù)據(jù)焊盤67、源電極62和漏電極66可以一起被稱為數(shù)據(jù)互連線。
數(shù)據(jù)互連線可以形成為Al、 Cu、 Ag、 Mo、 Cr、 Ti、 Ta或其合金的單 層，或者形成為包括這些材料的組合的多層結(jié)構(gòu)，但本發(fā)明不限于此。
第一鈍化膜72設(shè)置在數(shù)據(jù)互連線上，除了在漏電極66與像素電極92 接觸的被稱為漏電極-像素電極接觸部分101的區(qū)域中，以及除了在數(shù)據(jù) 焊盤67與輔助數(shù)據(jù)焊盤97接觸的被稱為數(shù)據(jù)接觸部分77的區(qū)域中。第一 鈍化膜72還設(shè)置在暴露的半導(dǎo)體層44的溝道區(qū)域上。此外，第一鈍化膜 72設(shè)置在除了柵極接觸部分76之外的柵極互連線上。特別是，在柵極互連 線不與數(shù)據(jù)互連線交疊的區(qū)域中，第一鈍化膜72設(shè)置在對(duì)應(yīng)于柵極互連線 的區(qū)域中的柵極絕緣層30上。在柵極互連線與數(shù)據(jù)互連線交疊的區(qū)域中， 第一鈍化膜72設(shè)置在對(duì)應(yīng)于的數(shù)據(jù)互連線上。柵極互連線與數(shù)據(jù)互連線交 疊的區(qū)域可以包括柵極線22與數(shù)據(jù)線62彼此相交的區(qū)域，以及源電極65 和漏電極66與柵電極24交疊的區(qū)域。在與4冊(cè)電極24交疊的源電4及65與 漏電極66之間的空間中，第一鈍化膜72設(shè)置在半導(dǎo)體層44上。參照?qǐng)D2B,
第一鈍化膜72不位于存儲(chǔ)電極28上。然而，本發(fā)明不限于此，在本發(fā)明 的另 一示例性實(shí)施例中，第 一鈍化膜72可以位于存儲(chǔ)電極28上。
第一鈍化膜72可以由氧化硅(Si02)或氮氧化硅(SiOxNy)形成。第 一鈍化膜72可以具有約50埃至約500埃范圍內(nèi)的厚度，或者在約100埃 至約300埃范圍內(nèi)的厚度。
第二鈍化膜82設(shè)置在第 一鈍化膜72上。第二鈍化膜82可以與第 一鈍 化膜72交疊。更具體而言，在遍及TFT陣列基板的整個(gè)區(qū)域第二鈍化膜 82設(shè)置在第一鈍化膜72上但不完全覆蓋第一鈍化膜72。換言之，第二鈍 化膜82的外側(cè)壁位于第一鈍化膜72的外側(cè)壁之內(nèi)。第一鈍化膜72的側(cè)壁 延伸超過第二鈍化膜82的側(cè)壁。在其中第一鈍化膜72位于存儲(chǔ)電極28上 的本發(fā)明的另 一示例性實(shí)施例中，第二鈍化膜82可以位于或者可以不位于 存儲(chǔ)電極28上。
在形成有柵極線22和數(shù)據(jù)線62的區(qū)域中，構(gòu)圖柵極絕緣層30以暴露 像素區(qū)域的絕緣層10。此處，柵極絕緣層30延伸超過第二鈍化膜82,并 且第一鈍化膜72的外側(cè)壁可以通過第二鈍化膜82暴露。供選的，第一鈍 化膜72的外側(cè)壁可以與柵極絕緣層30的外側(cè)壁對(duì)準(zhǔn)。盡管沒有示出，但 在本發(fā)明的另一示例性實(shí)施例中，第一鈍化膜72的外側(cè)壁可以向外延伸以 位于柵極絕緣層30的外側(cè)壁之外。
第二4屯化膜82可以由氮化硅(SiN )形成。第二鈍化膜82可以比第一 鈍化膜72更厚。第二鈍化膜82可以具有約1000埃至約3000埃范圍內(nèi)的 厚度，或者約1.500埃至約2500埃范圍內(nèi)的厚度。
第一鈍化膜72和第二鈍化膜82可以保護(hù)例如數(shù)據(jù)互連線、半導(dǎo)體層 44和柵極互連線的下部結(jié)構(gòu)。
在柵極焊盤27的形成區(qū)域中，柵極接觸部分76通過柵極絕緣層30、 第 一鈍化膜72和第二鈍化膜82形成。在數(shù)據(jù)焊盤67的形成區(qū)域中，數(shù)據(jù) 接觸部分77通過第一鈍化膜72和第二鈍化膜82形成。
像素電極92可以由例如氧化銦錫(ITO )或氧化銦鋅(IZO )的透明導(dǎo) 電材料制成，或者例如銅(Cu)或銀(Ag)的具有較高反射率的材料可以 設(shè)置在像素區(qū)域中的暴露的絕緣基板10上。像素電極92延伸到漏電極-像素電極接觸部分101并在漏電極-像素電極接觸部分101連接到漏電極 66。第一鈍化膜72和第二鈍化膜82不與像素電極92交疊。在存儲(chǔ)電極28
的形成區(qū)域中，像素電極92與柵極絕緣層30交疊。在本發(fā)明的另一示例 性實(shí)施例中，當(dāng)?shù)?一鈍化膜72和/或第二鈍化膜82設(shè)置在存儲(chǔ)電極28上時(shí)， 像素電極92可以與存儲(chǔ)電極28的區(qū)域中的第 一鈍化膜72和/或第二鈍化膜 82交疊。插入在存儲(chǔ)電極28與像素電極92之間的4冊(cè)極絕緣層30、第一鈍 化膜72和第二鈍化膜82可以具有均勻的厚度以增大驅(qū)動(dòng)容限。
在柵極焊盤27的形成區(qū)域中設(shè)置連接到柵極焊盤27的輔助柵極焊盤 96，并且在數(shù)據(jù)焊盤67的形成區(qū)域中設(shè)置連接到數(shù)據(jù)焊盤67的輔助數(shù)據(jù) 焊盤97。輔助柵極焊盤96和輔助數(shù)據(jù)焊盤97可以由相同的材料形成，該 材料可以是用于形成像素電極92的相同的材料。
以下，將描述TFT陣列基板的制造方法。
圖3A、 4A、 5A、 6A、 7A、 8A、 9A、 10A和IIA是剖面圖，示出了 根據(jù)本發(fā)明第二示例性實(shí)施例的圖2A中所示剖面圖中TFT陣列基板的制 造方法的工藝步驟。圖3B、 4B、 5B、 6B、 7B、 8B、 9B、 10B和11B是剖 面圖，示出了根據(jù)本發(fā)明第二示例性實(shí)施例的圖2B中所示剖面圖中TFT 陣列基板的制造方法的工藝步驟。圖3C、 4C、 5C、 6C、 7C、 8C、 9C、 10C 和IIC是剖面圖，示出了根據(jù)本發(fā)明第二示例性實(shí)施例的圖2C中所示剖面 圖中TFT陣列基板的制造方法的工藝步驟。
參照?qǐng)D3A、 3B和3C，在絕緣基板10上形成4冊(cè)極互連線和存儲(chǔ)電極 28。更具體而言，利用例如濺射在絕緣基板IO上沉積柵極導(dǎo)電層，然后對(duì) 其光蝕刻，由此形成柵極線22、柵極焊盤27、柵電才及24和存儲(chǔ)電極28。
參照?qǐng)D4A、圖4B和圖4C,在絕緣基板10上沉積柵極絕緣層30、可 以由氫化非晶硅制成的第一非晶硅層40以及可以由硅化物或者摻雜有高濃 度n型雜質(zhì)的n+氫化非晶硅制成的第二非晶硅層50?？梢岳美缁瘜W(xué)氣 相沉積(CVD)沉積柵極絕緣層30、第一非晶硅層40和第二非晶硅層50。
接著，利用例如濺射在第二非晶硅層50上沉積數(shù)據(jù)導(dǎo)電層60。
參照?qǐng)D5A、 5B和5C，在數(shù)據(jù)導(dǎo)電層60上形成光致抗蝕劑圖案201 和202。光致抗蝕劑圖案包括第一區(qū)域201和厚度小于第一區(qū)域201的第二 區(qū)域202。第一區(qū)域201覆蓋圖2A、 2B和2C所示的數(shù)據(jù)線62、數(shù)據(jù)焊盤 67、源電極65和漏電極66的形成區(qū)域。第二區(qū)域202覆蓋源電極65和漏 電極66之間的空間。此處，鑒于在后續(xù)蝕刻和灰化工藝中光致抗蝕劑圖案 在尺寸上可能減小來選擇每一區(qū)域的光致抗蝕劑圖案201和202的尺寸。
可以利用狹縫掩?；虬胝{(diào)掩模來形成對(duì)于不同區(qū)域具有不同厚度的光致抗 蝕劑圖案，所述狹縫掩?；虬胝{(diào)掩模也可以應(yīng)用于以下將要描述的其他光 致抗蝕劑圖案。
參照?qǐng)D6A、 6B和6C,利用圖5A、 5B和5C所示的光致抗蝕劑圖案 201和202作為蝕刻掩模蝕刻暴露的數(shù)據(jù)導(dǎo)電層60。依賴于數(shù)據(jù)導(dǎo)電層60 的所需類型和厚度，可以利用各種方法之一來蝕刻數(shù)據(jù)導(dǎo)電層60,但也可 以利用濕法蝕刻來蝕刻數(shù)據(jù)導(dǎo)電層60。因而，形成了數(shù)據(jù)線62和數(shù)據(jù)焊盤 67的圖案。然而，還未形成源電極65和漏電極66的圖案，并且數(shù)據(jù)導(dǎo)電 層64在溝道區(qū)域中保持完整。
一旦蝕刻了數(shù)據(jù)導(dǎo)電層60，就暴露了第二非晶硅層50，并蝕刻了暴露 的第二非晶硅層50和其下的第 一非晶硅層40?？梢岳美绺煞ㄎg刻來蝕 刻第二非晶硅層50和第一非晶硅層40。因而，形成了半導(dǎo)體層44。在第 一非晶硅層40被蝕刻的區(qū)域中，可以暴露柵極絕緣層30。在這一步驟中， 用作蝕刻掩模的光致抗蝕劑圖案被部分地蝕刻并因此在尺寸上減小。蝕刻 的第二非晶硅層的圖案52和54以及完成的半導(dǎo)體層44與數(shù)據(jù)線62、數(shù)據(jù) 焊盤67、在溝道區(qū)域中沒有分開的數(shù)據(jù)導(dǎo)電層64的圖案基本相同。
參照?qǐng)D7A、 7B和7C，通過去除光致抗蝕劑圖案的第二區(qū)域202暴露 數(shù)據(jù)導(dǎo)電層64?？梢酝ㄟ^利用02的灰化工藝來去除第二區(qū)域202。此時(shí)， 第一區(qū)域211也在尺寸上減小。在上述蝕刻步驟中，可以去除第二區(qū)域211, 并且在這種情況下，可以省略灰化工藝。
參照?qǐng)D8A、8B和8C,利用尺寸減小的光致抗蝕劑圖案的第一區(qū)域211 作為蝕刻掩模，蝕刻對(duì)應(yīng)于溝道區(qū)域的暴露的數(shù)據(jù)導(dǎo)電層64的區(qū)域。因而， 形成了源電極65和漏電極66的圖案，并通過源電極65與漏電極66之間 的空間暴露了第二非晶硅層54。蝕刻暴露的第二非晶硅層54以使其分開。 因而，形成了歐姆接觸層52、 55和56。在第二非晶硅層54^f皮蝕刻的區(qū)域 中暴露半導(dǎo)體層44。
參照?qǐng)D9A、 9B和9C,利用例如CVD在通過執(zhí)行圖8A、 8B和8C所 示的工藝步驟得到的TFT陣列基板上順序沉積第 一絕緣層70和第二絕緣層 80。
接著，在第二絕緣層80上形成光致抗蝕劑圖案301和302。光致抗蝕 劑圖案包括第一區(qū)域301和厚度小于第一區(qū)域301的第二區(qū)域302。第一區(qū)
域301覆蓋柵極互連線的形成區(qū)域、數(shù)據(jù)互連線的形成區(qū)域和半導(dǎo)體層44 的形成區(qū)域。然而，在漏電極-像素電極接觸部分101的形成區(qū)域、柵極 焊盤27的區(qū)域和數(shù)據(jù)焊盤67的區(qū)域中，第二絕緣層80保持暴露。第二區(qū) 域302覆蓋存儲(chǔ)電極28的形成區(qū)域。
參照?qǐng)DIOA、 IOB和IOC,利用光致抗蝕劑圖案301作為蝕刻掩模蝕刻 暴露的第二絕緣層80和其下的第一絕緣層70,以形成第二鈍化膜82和第 一鈍化膜72?？梢岳美绺煞ㄎg刻來蝕刻第二絕緣層80和第一絕緣層 70。此處，蝕刻可以是各向異性蝕刻或各向同性蝕刻。為了保障底切所致 的剝離容限，可以使用各向同性蝕刻。
可以選擇用于蝕刻第二絕緣層80和第一絕緣層70的蝕刻氣體，使得 第二絕緣層80相對(duì)于第一絕緣層70具有大的蝕刻選擇性。更具體而言， 被選取的蝕刻氣體對(duì)于第二絕緣層80比對(duì)于第一絕緣層70具有更高的蝕 刻速率。例如，可以使用能提供對(duì)第一絕緣層70的蝕刻速率與對(duì)第二絕緣 層80蝕刻速率的比率為I: 5至1: 20的蝕刻氣體?？梢允褂肅F4、 02、 CF4、 SF6、 CHF3、 02或其組合作為蝕刻氣體，并且可以通過調(diào)整蝕刻氣體 組分的組合或者組合的組分比率來控制蝕刻速率。蝕刻氣體的非限制性的 實(shí)例可以包括以2: 1的比率混合的SF6與02的蝕刻氣體。
通過利用這樣的蝕刻氣體，在蝕刻第二絕緣層80之后燭刻第一絕緣層 70所需的時(shí)間增長。因此，在蝕刻第一絕緣層70時(shí)，在光致抗蝕劑圖案 301的內(nèi)側(cè)之下，第二絕緣層80能夠被充分地過度蝕刻，由此確保具有足 夠大的寬度的底切。在第二絕緣層80的過度蝕刻期間，例如數(shù)據(jù)坪盤67 和漏電極66的結(jié)構(gòu)可以通過被第一絕緣層70覆蓋而被保護(hù)免于蝕刻。因 此，即使在將例如鉬的易受干法蝕刻影響的材料用于數(shù)據(jù)互連線時(shí)，也可 以通過第一絕緣層70保護(hù)其免受蝕刻。由于數(shù)據(jù)焊盤67和漏電極66在蝕 刻工藝期間不被過分地蝕刻，所以在漏電極-像素電極接觸部分101中以 及在數(shù)據(jù)接觸部分77中能夠?qū)崿F(xiàn)導(dǎo)電材料之間的足夠大的接觸區(qū)域。此外， 在第二鈍化膜82的過度蝕刻期間，半導(dǎo)體層44被第一絕緣層70保護(hù)，由 此防止了半導(dǎo)體層44的底切。
由于第一絕緣層70具有低的蝕刻速率，所以其沿著光致抗蝕劑圖案 301和302的掩模被構(gòu)圖，僅產(chǎn)生了少量的底切。因此，在蝕刻第一絕緣層 70以形成第一鈍化膜72之后，第一鈍化膜72的側(cè)壁延伸超過第二鈍化膜
82的側(cè)壁。
在第一鈍化膜72的蝕刻完成之后，蝕刻第一鈍化膜72之下的柵極絕 緣層30。在該步驟中，第二鈍化膜82被過度蝕刻至柵極絕緣層30的內(nèi)部， 并且底切的寬度增大。例如，通過第二鈍化膜82形成的底切的寬度可以為 約4微米至約30微米。
當(dāng)柵極絕緣層30由與第二鈍化膜82相同的材料形成或具有與第二鈍 化膜82相同的蝕刻速率時(shí)，柵極絕緣層30的蝕刻速率可以大于第一鈍化 膜72的蝕刻速率。因此，由于這種蝕刻速率差異，在第一鈍化膜72之下 可能形成形成于柵極絕緣層30中的底切。在這種情況下，由于柵極絕緣層 30比第二鈍化膜82暴露于蝕刻氣體更少的時(shí)間，所以柵極絕緣層30被蝕 刻的程度可以較小。因此，第一鈍化膜72相對(duì)于第二鈍化膜82的突出程 度大于第一鈍化膜72相對(duì)于柵極絕緣層30的突出程度。換言之，第二鈍 化膜82的外側(cè)壁位于柵極絕緣層30的外側(cè)壁之內(nèi)。柵極絕緣層30和第一 鈍化膜72的位置之間的關(guān)系可以根據(jù)工藝條件變化。通過控制蝕刻氣體的 組分、蝕刻氣體的濃度、每種結(jié)構(gòu)的厚度和蝕刻處理時(shí)間，第一飩化膜72 相對(duì)于柵極絕緣層30的突出程度可以最小化，或者第一鈍化膜72和柵極 絕緣層30的側(cè)壁可以彼此對(duì)準(zhǔn)。而且，通過控制蝕刻條件并將柵極絕緣層 30的蝕刻改為各向異性蝕刻，第一鈍化膜72的外側(cè)壁可以位于柵極絕緣層 30的外側(cè)壁之內(nèi)。
作為蝕刻的結(jié)果，暴露了漏電極66并且還暴露了像素區(qū)域中的絕緣基 板10。還暴露了柵極焊盤27和數(shù)據(jù)焊盤67，由此分別形成了柵極接觸部 分76和^:據(jù)接觸部分77。
在沒有被光致抗蝕劑圖案301和302覆蓋的第二絕緣層80、第一絕緣 層70和柵極絕緣層30的蝕刻期間，光致抗蝕劑圖案301和302在尺寸上 會(huì)減小。通過減小光致抗蝕劑圖案的第二區(qū)域302的厚度或者利用相對(duì)于 光致抗蝕劑圖案301和302提供了高蝕刻速率的蝕刻氣體，在蝕刻步驟之 后，能夠去除光致抗蝕劑圖案的第二區(qū)域302，并能夠僅留下尺寸減小的區(qū) 域311,如圖IOA、 IOB和IOC所示。此處，能夠根據(jù)光致抗蝕劑圖案的第 二區(qū)域302的厚度和/和相對(duì)于光致抗蝕劑圖案301和302的蝕刻速率，來 調(diào)整第二區(qū)域302之下的剩余絕緣層30、 70和80。
例如，如果假設(shè)當(dāng)光致抗蝕劑圖案的第二區(qū)域302的厚度為第一厚度且相對(duì)于光致抗蝕劑圖案301和302的蝕刻速率為第一蝕刻速率時(shí)僅光致 抗蝕劑圖案的第二區(qū)域302被選擇性的去除而絕緣層30、 70和80均留下， 則第二區(qū)域302的厚度可以為大于第一厚度的第二厚度，或者可以使用提 供了高于第一蝕刻速率的相對(duì)于光致抗蝕劑圖案301和302的第二蝕刻速 率的蝕刻氣體。因此，可以去除第二絕緣層80并可以留下在第一絕緣層70 之下的層。第二區(qū)域302的厚度可以是大于第二厚度的第三厚度，或者可 以使用提供了高于第二蝕刻速率的相對(duì)于光致抗蝕劑圖案301和302的第 三蝕刻速率的蝕刻氣體。因此，可以去除第二絕緣層80和第一絕緣層70， 并僅留下柵極絕緣層30。
參照?qǐng)DIOB，為了增大存儲(chǔ)電極28的存儲(chǔ)容量，可以僅保留第二區(qū)域 302之下的絕緣層中的柵極絕緣層30。由于可以增大蝕刻工藝的持續(xù)時(shí)間， 所以在柵極絕緣層30被第一絕緣層70保護(hù)的該時(shí)間內(nèi)，能夠防止柵極絕 緣層30的非均勻蝕刻。因此，能夠?qū)崿F(xiàn)均勻的存儲(chǔ)容量并可以增大驅(qū)動(dòng)容 限。類似地，當(dāng)在存儲(chǔ)電極28上留下柵極絕緣層30和第一絕緣層70時(shí)， 能夠通過防止非均勻蝕刻而實(shí)現(xiàn)均勻的存儲(chǔ)容量。
參照?qǐng)DIIA、 11B和11C,利用例如濺射在絕緣基板10的整個(gè)表面上 沉積像素電極導(dǎo)電材料90。在光致抗蝕劑圖案311上沉積一部分像素電極 導(dǎo)電材料90并在暴露的結(jié)構(gòu)上沉積其余的像素電極導(dǎo)電材料卯。
再次參照?qǐng)D2A、2B和2C，可以利用剝離工藝去除光致抗蝕劑圖案311 和其上的像素電極導(dǎo)電材料90。更具體而言，如果包括胺基(amine group) 和二醇基(glycol group)的光致抗蝕劑剝離劑通過噴射或浸漬接觸光致抗蝕 劑圖案311，其可以通過溶解光致抗蝕劑圖案311而將光致抗蝕劑圖案311 從第二鈍化膜82剝離，并可以去除光致抗蝕劑圖案311上的像素電極導(dǎo)電 材料卯。此處，光致抗蝕劑圖案311及其上的像素電極導(dǎo)電材料90的去除 速率依賴于光致抗蝕劑圖案311上光致抗蝕劑剝離劑的接觸時(shí)間和接觸面 積。在該步驟中，由于通過光致抗蝕劑圖案的第一區(qū)域311之下的第一鈍 化膜7 2形成的底切的寬度較大，所以光致抗蝕劑圖案的第 一 區(qū)域311和光 致抗蝕劑剝離劑之間的接觸面積增大。因此，易于理解的是，改善了相對(duì) 于光致抗蝕劑圖案311及其上的像素電極導(dǎo)電材料卯的光致抗蝕劑剝離劑 的去除速率。作為光致抗蝕劑圖案311和像素電極導(dǎo)電材料卯的去除結(jié)果， 形成了像素電極92、輔助柵極焊盤96和輔助數(shù)據(jù)焊盤97的圖案。 以下，將描述根據(jù)本發(fā)明第三示例性實(shí)施例的TFT陣列基板的制造方
法。在以下描述中，將簡要描述與參照?qǐng)D3A至11C以及圖2A至2C描述 的本發(fā)明第一實(shí)施例相同的結(jié)構(gòu)和方法，描述將集中在本發(fā)明的第二示例 性實(shí)施例與本發(fā)明的第三示例性實(shí)施例之間的差異。
圖12A、 13A、 14A和15A是剖面圖，示出了根據(jù)本發(fā)明第三示例性 實(shí)施例的圖2A中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。圖 12B、 13B、 14B和15B是剖面圖，示出了根據(jù)本發(fā)明第三示例性實(shí)施例的 圖2B中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。圖12C、 13C、 14C和15C是剖面圖，示出了根據(jù)本發(fā)明第三示例性實(shí)施例的圖2C中所示 剖面圖中TFT陣列基板的制造方法的工藝步驟。
根據(jù)本發(fā)明第三示例性實(shí)施例的方法包括與根據(jù)本發(fā)明第二示例性實(shí) 施例的方法相同的步驟，即，形成源電極65和漏電極66以及歐姆接觸層 52、 55和56的圖案，并暴露半導(dǎo)體層44。
參照?qǐng)D12A、 12B和12C，在執(zhí)行這些步驟所得的結(jié)構(gòu)上順序沉積第一 絕緣層70和第二絕緣層80。
在第二絕緣層80上形成光致抗蝕劑圖案401和402。光致抗蝕劑圖案 包括第一區(qū)域401以及厚度小于第一區(qū)域401的第二區(qū)域402。第一區(qū)域 401覆蓋柵極互連線、數(shù)據(jù)互連線的形成區(qū)域以及半導(dǎo)體層44的形成區(qū)域。 如在本發(fā)明的第二示例性實(shí)施例中那樣，暴露柵極焊盤27的形成區(qū)域中的 第二絕緣層80。然而，與在本發(fā)明的第二示例性實(shí)施例中不同的是，漏電 極-像素電極接觸部分101的形成區(qū)域和數(shù)據(jù)焊盤67的區(qū)域被第二區(qū)域 402覆蓋。由于在蝕刻第二絕緣層80、第一絕緣層70和柵極絕緣層30期 間不必去除第二區(qū)域402,所以根據(jù)本發(fā)明第三示例性實(shí)施例的第二區(qū)域 402的厚度可以大于根據(jù)本發(fā)明第二示例性實(shí)施例的第二區(qū)域202的厚度。
參照?qǐng)D13A、 13B和13C，利用光致抗蝕劑圖案作為蝕刻掩模，順序地 首次蝕刻暴露的第二絕緣層80、其下的第一絕緣層70和柵極絕緣層30。 所述蝕刻可以與根據(jù)本發(fā)明第二示例性實(shí)施例的第二絕緣層80、第一絕緣 層70和柵極絕緣層30的蝕刻基本相似。由此，在完成蝕刻之后，第一鈍 化膜72和柵極絕緣層30可以延伸超過第二鈍化膜82,并且第一鈍化膜72 的外側(cè)壁可以位于柵極絕緣層30的外側(cè)壁之內(nèi)，可以與柵極絕緣層30的 外側(cè)壁對(duì)準(zhǔn)，或者可以位于柵極絕緣層30的外側(cè)壁上。然而，由于漏電極
-像素電極接觸部分101的形成區(qū)域和數(shù)據(jù)焊盤67被光致抗蝕劑圖案的第 二區(qū)域402所保護(hù)，所以能夠進(jìn)一步防止對(duì)于漏電極66和數(shù)據(jù)焊盤67的 損壞。而且，可以通過第二鈍化膜82保護(hù)半導(dǎo)體層44,由此避免半導(dǎo)體層 44的底切。在該步驟中，用作蝕刻掩模的光致抗蝕劑圖案401和402可以 被部分地蝕刻并由此在尺寸上減小。
參照?qǐng)D14A、 14B和14C,去除光致抗蝕劑圖案的第二區(qū)域402以暴露 漏電極-像素電極接觸部分101、數(shù)據(jù)焊盤67和存儲(chǔ)電極28上的第二鈍化 膜82?？梢酝ㄟ^利用02的灰化工藝去除第二區(qū)域402。光致抗蝕劑圖案411 可以在尺寸上減小。光致抗蝕劑圖案的第二區(qū)域402可以在首次蝕刻期間 被去除，在這種情況下可以省略灰化工藝。
參照?qǐng)D14A、 14B和14C，利用尺寸減小的光致抗蝕劑圖案的第一區(qū)域 411,可二次蝕刻漏電極-像素電極接觸部分101、數(shù)據(jù)焊盤67的形成區(qū)域 和存儲(chǔ)電極28的形成區(qū)域中的第二鈍化膜82和第一鈍化膜72。在二次蝕 刻期間，漏電極-像素電極接觸部分101上的漏電才及66、數(shù)據(jù)焊盤67和存 儲(chǔ)電極28上的柵極絕緣層30被暴露。由于第一絕緣層70的蝕刻速率小于 第二絕緣層80的蝕刻速率，所以在二次蝕刻期間，第二鈍化膜82的底切 的寬度進(jìn)一步增大。
在二次蝕刻期間，與全表面蝕刻的首次蝕刻不同，柵極絕緣層30未被 蝕刻，且僅漏電極-像素電極接觸部分101和存儲(chǔ)電極28形成區(qū)域中的第 二絕緣層80和第一絕緣層70被蝕刻，這可以稱為局部表面蝕刻。例如， 首次蝕刻可以執(zhí)行約30至約200秒，而二次蝕刻可以執(zhí)行約10至約20秒。 因此，由于防止了通過二次蝕刻暴露的漏電極66和數(shù)據(jù)焊盤67被蝕刻氣 體損壞，所以能夠提供漏電極-像素電極接觸部分101和數(shù)據(jù)接觸部分77 中導(dǎo)電材料之間足夠大的接觸面積。而且，可以防止存儲(chǔ)電極28上的柵極 絕緣層30被蝕刻氣體損壞，由此提供了柵極絕緣層30的厚度均勻性并由 此增大了驅(qū)動(dòng)容限。此外，半導(dǎo)體層44暴露于蝕刻氣體的時(shí)間可以較短， 由此防止了底切。
在第二蝕刻的步驟之后絕緣基板10上像素電極導(dǎo)電材料的沉積以及光 致抗蝕劑圖案的去除與本發(fā)明第一示例性實(shí)施例中的基本類似。因此，將 不描述這些步驟。
在如圖12A至15C所示的本發(fā)明的第三示例性實(shí)施例中，暴露柵極焊
盤27的形成區(qū)域而沒有覆蓋光致抗蝕劑圖案401和402。然而，在本發(fā)明 的第三示例性實(shí)施例的變型實(shí)施例中，光致抗蝕劑圖案可以覆蓋柵極焊盤 27形成的區(qū)域。在這種情況下，覆蓋柵極焊盤27形成區(qū)域的光致抗蝕劑圖 案的部分可以是厚度小于第二區(qū)域402的第三區(qū)域(未示出)。第三區(qū)域的 厚度可以為使其在首次蝕刻期間被完全去除并且在第三區(qū)域之下的第二絕 緣層80、第一絕緣層70和/或柵極絕緣層30被部分地去除。此外，在二次 蝕刻期間可以完全去除覆蓋柵極焊盤27的柵極絕緣層30。
在本發(fā)明第三示例性實(shí)施例的另 一變型實(shí)施例中，覆蓋漏電極_像素 電極接觸部分101的光致抗蝕劑圖案的第二區(qū)域402和/或形成數(shù)據(jù)焊盤67 的區(qū)域可以被部分或完全省去。
根據(jù)本發(fā)明第二示例性實(shí)施例和第三示例性實(shí)施例的TFT陣列基板的 制造方法的不同之處在于第 一鈍化膜的蝕刻和第二鈍化膜的蝕刻是同時(shí)進(jìn) 行還是分開進(jìn)行，但所述方法可以部分地彼此結(jié)合。
例如，根據(jù)本發(fā)明的本實(shí)施例的漏電極-像素電極接觸部分101和/或 形成數(shù)據(jù)焊盤67的區(qū)域可以被光致抗蝕劑圖案的第二區(qū)域402覆蓋。在這 種情況下，光致抗蝕劑圖案的第二區(qū)域402以及在第二區(qū)域之下的第二鈍 化膜和第一鈍化膜可以在暴露區(qū)域中的第二鈍化膜、第一鈍化膜和柵極絕 緣層的蝕刻期間被完全去除。然而，這種組合僅僅是一個(gè)實(shí)例。
以下，將描述根據(jù)本發(fā)明第四示例性實(shí)施例的TFT陣列基板。將簡要 描述與圖1、 2A、 2B和2C的第一實(shí)施例相同的結(jié)構(gòu)。
圖16是根據(jù)本發(fā)明第四示例性實(shí)施例的TFT陣列基板的布局圖，圖 17A、 17B和17C分別是沿圖16的線A-A，、 B_B，、 C-C，得到的剖面圖。
參照?qǐng)D16、 17A、 17B和17C，根據(jù)本發(fā)明第四示例性實(shí)施例的TFT 陣列基板與根據(jù)本發(fā)明第一示例性實(shí)施例的TFT陣列基板的不同之處在于 柵極絕緣層30設(shè)置在除了柵極線22的周邊區(qū)域、數(shù)據(jù)線62的周邊區(qū)域和 柵極接觸部分76之外的絕緣基板10的整個(gè)表面上。根據(jù)制造工藝，柵極 線22的周邊區(qū)域和數(shù)據(jù)線62的周邊區(qū)域可以不分開。在像素區(qū)域中，像 素電極92與柵極絕緣層30、第一鈍化膜72和第二鈍化膜82交疊并位于第 二鈍化膜82上。第一鈍化膜72和第二鈍化膜82以及柵極絕緣層30插入 在像素電極92與存儲(chǔ)電極28之間。
第 一鈍化膜72和第二鈍化膜82覆蓋柵極絕緣層30的大部分形成區(qū)域，
除了數(shù)據(jù)焊盤67接觸輔助數(shù)據(jù)焊盤97的數(shù)據(jù)接觸部分的形成區(qū)域以及漏 電極-像素電極接觸部分101。然而，在柵極線22和數(shù)據(jù)線62的形成區(qū)域 中，柵極線22和數(shù)據(jù)線62分開以將每個(gè)像素的像素電極92分開。漏電極 -像素電極接觸部分101被第一鈍化膜72和第二鈍化膜82包圍。在本發(fā) 明的本示例性實(shí)施例中，第一鈍化膜72被第二鈍化膜82完全交疊。
根據(jù)本發(fā)明本示例性實(shí)施例的TFT陣列基板中由于像素電極92設(shè)置在 柵極絕緣層30、第一鈍化膜72和第二鈍化膜82上，所以減小了像素電極 92的形成區(qū)域與TFT的形成區(qū)域之間的臺(tái)階。因此，通過將該TFT陣列基 板應(yīng)用于LCD,能夠改善單元間隙的均勻度。
圖18A、 19A、 20A和21A是剖面圖，示出了根據(jù)本發(fā)明第五示例性 實(shí)施例的圖17A中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。圖 18B、 19B、 20B和21B是剖面圖，示出了根據(jù)本發(fā)明第五示例性實(shí)施例的 圖17B中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。圖18C、19C、 20C和21C是剖面圖，示出了根據(jù)本發(fā)明第五示例性實(shí)施例的圖17C中所 示剖面圖中TFT陣列基板的制造方法的工藝步驟。
根據(jù)本發(fā)明本示例性實(shí)施例的方法包括與本發(fā)明第二示例性實(shí)施例中 基本相同的步驟，即，形成源電極65和漏電極66以及歐姆接觸層52、 55 和56的圖案的步驟以及暴露半導(dǎo)體層44的步驟。
參照?qǐng)D18A、 18B和18C,在通過執(zhí)行以上步驟所得的結(jié)構(gòu)上順序沉積 第一絕緣層70和第二絕緣層80。
在第二絕緣層80上形成光致抗紳劑圖案501和502。光致抗蝕劑圖案 包括第一區(qū)域501和厚度小于第一區(qū)域501的第二區(qū)域502。這里，第一區(qū) 域501覆蓋柵極互連線的形成區(qū)域、數(shù)據(jù)互連線的形成區(qū)域以及半導(dǎo)體層 44的形成區(qū)域。然而，柵極焊盤27的形成區(qū)域、數(shù)據(jù)焊盤67的形成區(qū)域 和漏電極-像素電極接觸部分101的第二絕緣層80暴露。第二區(qū)域502覆 蓋大部分像素區(qū)域以及存儲(chǔ)電極28的形成區(qū)域，但柵極線22的周邊區(qū)域 和數(shù)據(jù)線62的周邊區(qū)域暴露。
參照?qǐng)D19A、 19B和19C，利用光致抗蝕劑圖案501和502作為蝕刻掩 模蝕刻暴露的第二絕緣層80、第一絕緣層70和柵極絕緣層30，以形成第 二鈍化膜82和第一鈍化膜72。因而，暴露了漏電極-像素電極接觸部分 101的漏電極66并暴露了柵極線22的周邊區(qū)域和數(shù)據(jù)線62的周邊區(qū)域中
的絕緣基板10。柵極焊盤27和數(shù)據(jù)焊盤67被暴露并由此形成了柵極接觸 部分76和數(shù)據(jù)接觸部分77。此處，如第二示例性實(shí)施例中，利用相對(duì)于第 二絕緣層80比相對(duì)于第一絕緣層70具有更高蝕刻速率的蝕刻氣體來進(jìn)行 第二絕緣層80和第一絕緣層70的蝕刻。由此，光致抗蝕劑圖案501和502 之下的第二鈍化膜82可以被蝕刻以包括具有足夠大的寬度的底切。
參照?qǐng)D20A、 20B和20C，去除光致抗蝕劑圖案的第二區(qū)域502?？梢?通過利用02的灰化工藝來去除第二區(qū)域502。此處，光致抗蝕劑圖案511 可以在尺寸上減小。 一旦光致抗蝕劑圖案的第二區(qū)域502被去除，就暴露 了像素區(qū)域的第二鈍化膜82。光致抗蝕劑圖案的第二區(qū)域502可以在第二 絕緣層80和其下的第一絕緣層70的蝕刻期間被去除，在這種情況下可以 省略灰化工藝。
參照?qǐng)D21A、 21B和21C，在絕緣基板IO上沉積像素電極導(dǎo)電材料。 去除光致抗蝕劑圖案511和光致抗蝕劑圖案511之上的像素電極導(dǎo)電 材料卯。該步驟可以以與本發(fā)明的第二示例性實(shí)施例中描述的剝離工藝基 本類似的方式來執(zhí)行。因而，如圖17A、 17B和17C所示，形成了^f象素電 極92、輔助柵極焊盤96和輔助數(shù)據(jù)焊盤97的圖案。
圖22A和23A是剖面圖，示出了根據(jù)本發(fā)明第六示例性實(shí)施例的圖17A 中所示剖面圖中TFT陣列基板的制造方法的工藝步驟。圖22B和23B是剖 面圖，示出了根據(jù)本發(fā)明第六示例性實(shí)施例的圖17B中所示剖面圖中TFT 陣列基板的制造方法的工藝步驟。圖22C和23C是剖面圖，示出了根據(jù)本 發(fā)明第六示例性實(shí)施例的圖17C中所示剖面圖中TFT陣列基板的制造方法 的工藝步驟。
根據(jù)本發(fā)明第六示例性實(shí)施例的方法包括與本發(fā)明第二示例性實(shí)施例 中基本相同的步驟，即，形成源電極65和漏電極66以及歐姆接觸層52、 55和56的圖案的步驟以及暴露半導(dǎo)體層44的步驟。
參照?qǐng)D22A、 22B和22C,在執(zhí)行所述步驟所得的結(jié)構(gòu)上順序沉積第一 絕緣層70和第二絕緣層80。
在第二絕緣層80上形成光致抗蝕劑圖案601。此處，光致抗蝕劑圖案 601與之前的示例性實(shí)施例中所示的光致抗蝕劑圖案基本類似，除了光致抗 蝕劑圖案601具有均勻的厚度而沒有分成第一區(qū)域和第二區(qū)域。
參照?qǐng)D23A、 23B和23C,利用光致抗蝕劑圖案601作為蝕刻掩模蝕刻
暴露的第二絕緣層80、其下的第一絕緣層70和其下的柵極絕緣層30，以 形成第二鈍化膜82和第一鈍化膜72。因而，暴露了漏電極-像素電極接觸 部分101的漏電極66，并暴露了柵極線22的周邊區(qū)域和數(shù)據(jù)線62的周邊 區(qū)域中的絕緣基板10。還暴露了柵極焊盤27和數(shù)據(jù)焊盤67并由此形成了 柵極接觸部分76和數(shù)據(jù)接觸部分77。在該蝕刻步驟中，保護(hù)了第一絕緣層 70之下的漏電極66和數(shù)據(jù)焊盤67免受蝕刻氣體影響直至第 一絕緣層70被 蝕刻并去除。因此，減小了第一絕緣層70之下的漏電極66和數(shù)據(jù)焊盤67 暴露于蝕刻氣體的時(shí)間，由此防止了對(duì)第一絕緣層70之下的漏電極66和 數(shù)據(jù)焊盤67的損壞。
盡管圖中沒有示出，但去除了光致抗蝕劑圖案601,沉積像素電極導(dǎo)電 材料并利用光刻工藝構(gòu)圖所述導(dǎo)電材料，由此完成了如圖17A、 17B和17C 所示的像素電極92、輔助柵極焊盤96和輔助數(shù)據(jù)焊盤97。由于本發(fā)明的 本示例性實(shí)施例包括了用于像素電極導(dǎo)電材料的光刻工藝，所以不必去除 柵極線22和數(shù)據(jù)線62的周邊區(qū)域中的柵極絕緣層30、第一鈍化膜72和第 二鈍化膜82。
盡管在此處描述的本發(fā)明的示例性實(shí)施例中，半導(dǎo)體層和歐姆接觸層 的圖案與數(shù)據(jù)互連線的圖案基本相同，但本發(fā)明不限于此。換言之，在本 發(fā)明的示例性實(shí)施例中，半導(dǎo)體層和歐姆接觸層可以僅形成在溝道區(qū)域中。 為了形成半導(dǎo)體層和歐姆接觸層的圖案，與本發(fā)明的實(shí)施例中不同，用于 形成半導(dǎo)體層和歐姆接觸層的光致抗蝕劑圖案和用于形成數(shù)據(jù)互連線的光 致抗蝕劑圖案可以利用分開的掩模形成。由于這樣的TFT陣列基板及其制 造方法對(duì)于本領(lǐng)域技術(shù)人員而言是共知的，并且后續(xù)工藝的差異能夠被本 領(lǐng)域技術(shù)人員容易地理解，所以此處將不對(duì)其 進(jìn) 一步描述。
根據(jù)本發(fā)明，可以在光致抗蝕劑圖案之下提供具有足夠大的寬度的底 切，由此提供極佳的剝離容限。而且，插入在存儲(chǔ)電極與像素電極之間的 絕緣層的均勻厚度可以增大驅(qū)動(dòng)容限。此外，可以防止漏電極和數(shù)據(jù)焊盤 被損壞，由此確保接觸部分中導(dǎo)電材料之間的足夠大的接觸面積。
對(duì)于本領(lǐng)域技術(shù)人員明顯的是，在不偏離本發(fā)明的精神和范圍的前提 下可以對(duì)本發(fā)明進(jìn)行各種修改和變化。因此，本發(fā)明旨在覆蓋本發(fā)明的修 改和變化，只要其落入所附權(quán)利要求及其等同物的范圍內(nèi)。
權(quán)利要求
1.一種薄膜晶體管陣列基板，包括柵極互連線，所述柵極互連線包括設(shè)置在絕緣基板上的柵極線和柵電極；設(shè)置在所述柵極互連線上的柵極絕緣層；設(shè)置在所述柵極絕緣層上的半導(dǎo)體層；數(shù)據(jù)互連線，所述數(shù)據(jù)互連線包括設(shè)置在所述半導(dǎo)體層上的漏電極、源電極和數(shù)據(jù)線；第一鈍化膜，所述第一鈍化膜設(shè)置在所述數(shù)據(jù)互連線上并暴露所述漏電極的一部分；設(shè)置在所述第一鈍化膜上的第二鈍化膜，其中所述第二鈍化膜的外側(cè)壁位于所述第一鈍化膜的外側(cè)壁之內(nèi)；以及連接到所述漏電極的像素電極。
2. 根據(jù)權(quán)利要求1所述的薄膜晶體管陣列基板，其中所述第一鈍化膜 包括氧化硅或氮氧化硅，并且所述第二鈍化膜包括氮化^f圭。
3. 根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，其中所述柵極絕緣層 被圖案化以暴露像素區(qū)域中的絕緣基板，像素電極直接設(shè)置在所述像素區(qū) 域中暴露的絕緣基板上。
4. 根據(jù)權(quán)利要求3所述的薄膜晶體管陣列基板，其中所述第二鈍化膜 的外側(cè)壁位于所述柵極絕緣層的外側(cè)壁之內(nèi)。
5. 根據(jù)權(quán)利要求4所述的薄膜晶體管陣列基板，其中所述柵極絕緣層 包括氮化硅。
6. 根據(jù)權(quán)利要求3所述的薄膜晶體管陣列基板，還包括 設(shè)置在所述絕緣基板上的存儲(chǔ)電極，其中所述存儲(chǔ)電極與所述像素電極交疊并且所述^1"極絕緣層設(shè)置在其間。
7. 根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，還包括 設(shè)置在所述柵極線端部的柵極焊盤，其中所述柵極絕緣層還包括暴露所述柵極焊盤的柵極接觸部分，所述 柵極絕緣層覆蓋除了所述柵極線的周邊區(qū)域、所述數(shù)據(jù)線的周邊區(qū)域和所 述柵極接觸部分之外的所述絕緣基板的整個(gè)表面，并且所述像素電極直接設(shè)置在設(shè)置于所述柵極絕緣層上的第二鈍化膜上。
8. 根據(jù)權(quán)利要求7所述的薄膜晶體管陣列基板，還包括設(shè)置在所述絕緣基板上的存儲(chǔ)電極，其中所述存儲(chǔ)電極與所述像素電 極交疊，并且所述柵極絕緣層、所述第一鈍化膜和所述第二鈍化膜設(shè)置在 其間。
9. 根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，還包括 設(shè)置在所述數(shù)據(jù)線端部的數(shù)據(jù)焊盤；以及 輔助數(shù)據(jù)焊盤，其中所述第 一鈍化膜和所述第二鈍化膜還包括數(shù)據(jù)接觸部分以暴露所 述數(shù)據(jù)焊盤，并且所述輔助數(shù)據(jù)焊盤與暴露的數(shù)據(jù)焊盤完全接觸。
10. —種薄膜晶體管陣列基板的制造方法，該方法包括 在絕緣基板上形成柵極互連線，所述柵極互連線包括柵極線和柵電極； 在所述4冊(cè)極互連線上形成柵極絕緣層；形成半導(dǎo)體層和所述半導(dǎo)體層上的數(shù)據(jù)互連線，所述數(shù)據(jù)互連線包括 數(shù)據(jù)線、源電極和漏電極；在所述數(shù)據(jù)互連線上順序形成第 一鈍化膜和第二鈍化膜；蝕刻所述第二鈍化膜和所述第一鈍化膜，并暴露漏電極-像素電極接 觸部分的漏電極；以及形成連接到所述漏電極的像素電極，其中蝕刻所述第二鈍化膜和所述第 一鈍化膜包括將所述第二鈍化膜的 外側(cè)壁形成在所述第一鈍化膜的外側(cè)壁之內(nèi)。
11. 根據(jù)權(quán)利要求IO所述的方法，其中蝕刻所述第二鈍化膜和所述第 一鈍化膜包括利用蝕刻氣體，所述蝕刻氣體提供相對(duì)于所述第二鈍化膜比 相對(duì)于所述第 一鈍化膜更高的蝕刻速率。
12. 根據(jù)權(quán)利要求11所述的方法，其中蝕刻所述第二鈍化膜和所述第 一鈍化膜還包括各向同性蝕刻。
13. 根據(jù)權(quán)利要求11所述的方法，其中所述第一鈍化膜包括氧化硅或 氮氧化硅，所述第二鈍化膜包括氮化硅。
14. 根據(jù)權(quán)利要求13所述的方法，其中形成所述柵極互連線包括形成 柵才及互連線和存儲(chǔ)電極，其中蝕刻所述第 一鈍化膜和所述第二鈍化膜包括利用光致抗蝕劑圖案 作為蝕刻掩模蝕刻所述第二鈍化膜、所述第 一鈍化膜和所述柵極絕緣層， 所述光致抗蝕劑圖案包括覆蓋所述柵極線的形成區(qū)域、所述數(shù)據(jù)線的形成 區(qū)域、所述源電極的形成區(qū)域和所述漏電極-像素電極接觸部分的第 一 區(qū) 域，以及厚度小于所述第一區(qū)域并覆蓋所述存儲(chǔ)電極的形成區(qū)域的第二區(qū) 域，并且其中所述光致抗蝕劑圖案暴露設(shè)置在所述存儲(chǔ)電極的形成區(qū)域之外的 像素區(qū)域。
15. 根據(jù)權(quán)利要求14所述的方法，其中所述柵極絕緣層包括氮化硅， 并且蝕刻所述第二鈍化膜和所述第 一鈍化膜包括使所述柵極絕緣層的外側(cè) 壁位于所述第二鈍化膜的外側(cè)壁之外。
16. 根據(jù)權(quán)利要求15所述的方法，其中形成所述像素電極包括 在所述光致抗蝕劑圖案上沉積像素電極導(dǎo)電材料；以及 ^M亍剝離工藝。
17. 根據(jù)權(quán)利要求13所述的方法，其中形成所述柵極互連線包括形成 4冊(cè)極互連線和存儲(chǔ)電極，并且其中蝕刻所述第二鈍化膜和所述第 一鈍化膜包括利用光致抗蝕劑圖案作為蝕刻掩模，首次蝕刻所述第二鈍化膜、所述 第 一鈍化膜和所述柵極絕緣層，所述光致抗蝕劑圖案包括覆蓋所述柵極線 的形成區(qū)域、所述數(shù)據(jù)線的形成區(qū)域、所述源電極的形成區(qū)域和所述漏電 極 - 像素電極接觸部分的第 一 區(qū)域，以及厚度小于所述第 一 區(qū)域并覆蓋所 述存儲(chǔ)電極的形成區(qū)域的第二區(qū)域，.所述光致抗蝕劑圖案暴露像素電極形 成在所述存儲(chǔ)電極的形成區(qū)域之外的像素區(qū)域；去除所述第二區(qū)域；以及利用所述光致抗蝕劑圖案的第 一 區(qū)域作為蝕刻掩模二次蝕刻所述第二 鈍化膜和所述第一鈍化膜。
18. 根據(jù)權(quán)利要求17所述的方法，其中所述柵極絕緣層包括氮化硅， 并且蝕刻所述第二鈍化膜和所述第一鈍化膜包括使所述柵極絕緣層的外側(cè) 壁位于所述第二鈍化膜的外側(cè)壁之外。
19. 根據(jù)權(quán)利要求18所述的方法，其中形成所述像素電極包括 在所述光致抗蝕劑圖案上沉積像素電極導(dǎo)電材料；以及 才丸行剝離工藝。
20. 根據(jù)權(quán)利要求17所述的方法，其中所述首次蝕刻包括全表面蝕刻 并且所述二次蝕刻包括局部表面蝕刻。
21. 根據(jù)權(quán)利要求13所述的方法，其中形成所述柵極互連線包括形成 4冊(cè)極互連線和存々者電極，并且其中蝕刻所述第二鈍化膜和所述第 一鈍化膜包括利用光致抗蝕劑圖案 作為蝕刻掩模，蝕刻所述第二鈍化膜、所述第一鈍化膜和所述柵極絕緣層， 所述光致抗蝕劑圖案包括覆蓋所述柵極線的形成區(qū)域、所述數(shù)據(jù)線的形成 區(qū)域、所述源電極的形成區(qū)域和所述漏電極-像素電極接觸部分的第一區(qū) 域，以及厚度小于所述第一區(qū)域并覆蓋所述像素電極的形成區(qū)域的第二區(qū) 域，并且其中所述光致抗蝕劑圖案暴露所述柵極線的周邊區(qū)域、所述數(shù)據(jù)線的 周邊區(qū)域和所述漏電極-像素電極接觸部分。
22. 根據(jù)權(quán)利要求21所述的方法，其中所述柵極絕緣層包括氮化硅， 并且蝕刻所述第二鈍化膜、所述第一鈍化膜和所述柵極絕緣層包括使所述 柵極絕緣層的外側(cè)壁位于所述第二鈍化膜的外側(cè)壁之外。
23. 根據(jù)權(quán)利要求22所述的方法，其中形成所述像素電極包括 在所述光致抗蝕劑圖案的第一 區(qū)域上沉積像素電極導(dǎo)電材料；以及 執(zhí)行剝離工藝。
24. 根據(jù)權(quán)利要求13所述的方法，其中形成所述數(shù)據(jù)互連線包括在所 述數(shù)據(jù)線的端部形成數(shù)據(jù)焊盤，其中在所述漏電極的暴露期間暴露所述數(shù)據(jù)焊盤。
全文摘要
提供了一種薄膜晶體管(TFT)陣列基板以及該TFT陣列基板的制造方法，在所述TFT陣列基板中，在接觸部分中提供了導(dǎo)電材料之間足夠大的接觸面積。所述TFT陣列基板包括設(shè)置在絕緣基板上的柵極互連線、覆蓋所述柵極互連線的柵極絕緣層、設(shè)置在所述柵極絕緣層上的半導(dǎo)體層、包括設(shè)置在所述半導(dǎo)體層上的數(shù)據(jù)線、源電極和漏電極的數(shù)據(jù)互連線、設(shè)置在所述數(shù)據(jù)互連線上并暴露所述漏電極的第一鈍化膜、設(shè)置在所述第一鈍化膜上的第二鈍化膜、以及與所述漏電極電連接的像素電極。所述第二鈍化膜的外側(cè)壁位于所述第一鈍化膜的外側(cè)壁之內(nèi)。
文檔編號(hào)H01L23/522GK101097928SQ20071012633
公開日2008年1月2日 申請(qǐng)日期2007年6月29日 優(yōu)先權(quán)日2006年6月30日
發(fā)明者吳旼錫, 秦洪基, 金周漢, 金湘甲 申請(qǐng)人:三星電子株式會(huì)社