專(zhuān)利名稱(chēng)：制備dram結(jié)構(gòu)中的測(cè)試鍵結(jié)構(gòu)的方法及相應(yīng)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及集成電路以及制造半導(dǎo)體器件的集成電路加工方 法。更具體地說(shuō)，本發(fā)明提供了一種制造用于動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器件(通 常稱(chēng)為DRAM)的測(cè)試結(jié)構(gòu)的方法與結(jié)構(gòu)。但是應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明具有 更廣闊的應(yīng)用范圍。
背景技術(shù)：
集成電路已經(jīng)從單個(gè)硅晶片上制備的少數(shù)互連器件發(fā)展成為數(shù)以百萬(wàn) 計(jì)的器件。當(dāng)前集成電路提供的性能和復(fù)雜度遠(yuǎn)遠(yuǎn)超出了最初的預(yù)想。為 了在復(fù)雜度和電路密度(即，在給定的芯片面積上能夠封裝的器件數(shù)目) 方面獲得進(jìn)步，最小器件的特征尺寸(又被稱(chēng)為器件"幾何圖形")伴隨 每一代集成電路的發(fā)展而變得更小。日益增加的電路密度不僅提高了集成電路的性能和復(fù)雜度，也降低了 消費(fèi)者的成本。集成電路或芯片制造設(shè)備通常要花費(fèi)數(shù)億甚至數(shù)十億美 元。每個(gè)制造設(shè)備具有一定的晶圓產(chǎn)量，而每個(gè)晶圓上將具有一定數(shù)量的 集成電路。因此，通過(guò)將集成電路的個(gè)體器件做得更小，可以在每個(gè)晶圓 上制造更多的器件，這增加了制造設(shè)備的產(chǎn)出。把器件制備得更小非常有 挑戰(zhàn)性，因?yàn)榧芍圃爝^(guò)程中使用的每道工藝都有一個(gè)極限。換句話(huà)說(shuō)， 一個(gè)給定的工藝通常只能低到某一特征尺寸，之后要么需要改變工藝要么 需要改變器件布圖設(shè)計(jì)。此外，隨著器件需要更快地設(shè)計(jì)，對(duì)于某些現(xiàn)有 工藝和材料存在工藝限制。這種工藝的示例是制造存儲(chǔ)器件的測(cè)試結(jié)構(gòu)。這樣的測(cè)試結(jié)構(gòu)包括電 阻測(cè)量檢查，但不限于此。盡管已經(jīng)有了明顯的改進(jìn)，但是這種設(shè)計(jì)仍舊 具有許多限制。僅僅作為示例，這些設(shè)計(jì)必須變得更小，但是在探測(cè)測(cè)量 期間仍能提供準(zhǔn)確的測(cè)試結(jié)果。此外，這些測(cè)試設(shè)計(jì)通常很難制造，并且一般需要復(fù)雜的制造工藝和結(jié)構(gòu)。在本說(shuō)明書(shū)尤其是在下文中將詳細(xì)描述 這樣或那樣的限制。從上文可以看出，需要一種用于加工半導(dǎo)體器件的改進(jìn)技術(shù)。發(fā)明內(nèi)容根據(jù)本發(fā)明，提供了加工集成電路用以制造半導(dǎo)體器件的技術(shù)。更具 體地說(shuō)，本發(fā)明提供了一種制造用于動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器件(通常稱(chēng)為DRAM)的測(cè)試結(jié)構(gòu)的方法與結(jié)構(gòu)。但是應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明具有更廣闊 的應(yīng)用范圍。在一個(gè)具體實(shí)施例中，本發(fā)明提供了半導(dǎo)體晶圓。晶圓是半導(dǎo)體襯 底，例如是硅晶圓。襯底包括形成于其上的多個(gè)集成電路芯片。位置線(xiàn)至 少將第一組芯片與第二組芯片分隔開(kāi)。在位置線(xiàn)的一部分上形成測(cè)試圖 案。測(cè)試圖案包括襯底區(qū)的有源部分。第一接觸結(jié)構(gòu)耦合到有源區(qū)域的第 一部分。第一接觸結(jié)構(gòu)包括耦合到第一金屬線(xiàn)結(jié)構(gòu)的第一著放栓(landing plug)結(jié)構(gòu)。第二接觸結(jié)構(gòu)耦合到有源區(qū)域的第二部分。第二接觸結(jié)構(gòu)包 括耦合到第二金屬線(xiàn)結(jié)構(gòu)的第二著放栓結(jié)構(gòu)。多個(gè)MOS器件被形成在第 一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間。所述多個(gè)MOS器件中的第一 MOS器件 的源/漏極區(qū)耦合到著放栓結(jié)構(gòu)。多個(gè)MOS器件中的第N MOS器件耦合 到第二擴(kuò)散區(qū)，其中N是大于1的整數(shù)。第二擴(kuò)散區(qū)耦合到栓結(jié)構(gòu)。第一 接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)適于提供在第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的 電阻測(cè)量值。在另一具體實(shí)施例中，本發(fā)明提供了在集成電路晶圓上制備測(cè)試結(jié)構(gòu) 的方法。該方法包括提供半導(dǎo)體襯底，例如硅晶圓。該方法包括在半導(dǎo)體 襯底上形成多個(gè)集成電路芯片結(jié)構(gòu)，并且同時(shí)在形成多個(gè)集成電路芯片結(jié) 構(gòu)期間使用一個(gè)或多個(gè)相似工藝，在形成于第一組集成電路芯片結(jié)構(gòu)和第 二組集成電路芯片結(jié)構(gòu)之間的位置線(xiàn)上形成多個(gè)MOS器件。該方法包括 形成第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)耦合到多個(gè)MOS器件 中的第一 MOS器件，而第二接觸結(jié)構(gòu)耦合到多個(gè)MOS器件中的第N MOS器件，其中N是大于1的整數(shù)。第一 MOS器件優(yōu)選地通過(guò)編號(hào)從1至N的MOS器件的鏈結(jié)構(gòu)(一個(gè)器件的源極耦合到另一器件的漏極)耦 合到第NMOS器件，其中N是大于1的整數(shù)。通過(guò)本發(fā)明，實(shí)現(xiàn)了許多優(yōu)于傳統(tǒng)技術(shù)的優(yōu)點(diǎn)。例如，所給出的技術(shù) 方便使用依賴(lài)于現(xiàn)有技術(shù)的工藝。在一些實(shí)施例中，所述方法在每個(gè)晶圓 上的芯片方面提供了更高的器件產(chǎn)量。此外，該技術(shù)提供的工藝與傳統(tǒng)工 藝技術(shù)相兼容，不用對(duì)傳統(tǒng)設(shè)備和工藝進(jìn)行實(shí)質(zhì)的修改。本發(fā)明優(yōu)選地提 供了用于0.13微米或更小設(shè)計(jì)規(guī)則的改進(jìn)工藝。此外，本發(fā)明提供了具有 改進(jìn)的接觸電阻特性的測(cè)試結(jié)構(gòu)。即，改進(jìn)的接觸電阻源自在集成電路芯 片中形成的類(lèi)似結(jié)構(gòu)。根據(jù)實(shí)施例，可以實(shí)現(xiàn)這些優(yōu)點(diǎn)中的一個(gè)或多個(gè)。 在本說(shuō)明書(shū)特別是下文中，將詳細(xì)描述這些以及其它優(yōu)點(diǎn)。參考隨后的詳細(xì)說(shuō)明和附圖，可以更全面地理解本發(fā)明的各種其它目 的、特征和優(yōu)點(diǎn)。


圖1是根據(jù)本發(fā)明實(shí)施例的現(xiàn)有測(cè)試結(jié)構(gòu)的簡(jiǎn)化橫截面示圖；圖2至圖5是根據(jù)本發(fā)明實(shí)施例的現(xiàn)有測(cè)試結(jié)構(gòu)的簡(jiǎn)化俯視圖；以及圖6至圖9是根據(jù)本發(fā)明實(shí)施例的測(cè)試結(jié)構(gòu)的簡(jiǎn)化示圖。躺錢(qián)誠(chéng)根據(jù)本發(fā)明，提供了加工集成電路用以制造半導(dǎo)體器件的技術(shù)。更具 體地說(shuō)，本發(fā)明提供了一種制造用于動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器件(通常稱(chēng)為 DRAM)的測(cè)試結(jié)構(gòu)的方法與結(jié)構(gòu)。但是應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明具有更廣闊 的應(yīng)用范圍。圖1是根據(jù)本發(fā)明實(shí)施例的現(xiàn)有測(cè)試結(jié)構(gòu)的簡(jiǎn)化橫截面示圖。該現(xiàn)有 測(cè)試結(jié)構(gòu)包括第一金屬層113和第二金屬層115，其被用來(lái)測(cè)量第一金屬 層和第二金屬層之間的電阻。第一金屬層113耦合到栓層111，栓層111 耦合到栓層109。栓層109耦合到N擴(kuò)散層107， N型擴(kuò)散層107是在擴(kuò) 散區(qū)105中形成的。類(lèi)似地，金屬層115耦合到栓層117，栓層117耦合 到栓層119,栓層119耦合到N型擴(kuò)散層121。 N型擴(kuò)散層121處于擴(kuò)散區(qū)105內(nèi)。測(cè)試結(jié)構(gòu)還包括電介質(zhì)夾層區(qū)和隔離區(qū)103，其形成在半導(dǎo)體 襯底中。兩個(gè)金屬層之間的電阻值對(duì)應(yīng)于RM1+RBLC+RC1+RN-+RC1 +RBLC+RM1。測(cè)試結(jié)構(gòu)通稱(chēng)稱(chēng)作鏈接觸結(jié)構(gòu)，其用來(lái)測(cè)量電阻值。令 人遺憾的是，該鏈接觸結(jié)構(gòu)存在很多限制。S卩，該結(jié)構(gòu)沒(méi)有對(duì)應(yīng)于實(shí)際集 成電路器件的某些結(jié)構(gòu)。此外，由于許多接觸區(qū)，所以結(jié)構(gòu)易于發(fā)生意外 的變化，這使得難以提供準(zhǔn)確的測(cè)量。圖2至圖5是根據(jù)本發(fā)明實(shí)施例的現(xiàn)有測(cè)試結(jié)構(gòu)的簡(jiǎn)化俯視圖。這些 示圖用于位線(xiàn)測(cè)量結(jié)構(gòu)200和源節(jié)點(diǎn)測(cè)量結(jié)構(gòu)300。這些結(jié)構(gòu)中的每個(gè)都 包括有源區(qū)域201、金屬區(qū)域205、多晶硅柵極區(qū)域207、用于位線(xiàn)的接觸 栓區(qū)域209和接觸區(qū)211、以及用于源節(jié)點(diǎn)的接觸栓213和接觸區(qū)215。 如圖4所示，頂視圖包括測(cè)試鍵，其對(duì)于位線(xiàn)測(cè)量結(jié)構(gòu)來(lái)說(shuō)是"壞的"。 這里，測(cè)量結(jié)構(gòu)指示壞芯片，而實(shí)際芯片為"好"(如圖5所示)。相應(yīng) 地，測(cè)量結(jié)構(gòu)低效率且不能很好地工作。在本說(shuō)明書(shū)中描述了現(xiàn)有技術(shù)這 樣和那樣的限制。在本說(shuō)明書(shū)尤其在下文中還描述了克服這些現(xiàn)有技術(shù)的 某些限制的方法示例。根據(jù)本發(fā)明實(shí)施例的測(cè)試方法可以如下描述1. 耦合第一接觸結(jié)構(gòu)上的第一探測(cè)頭；2. 耦合第二接觸結(jié)構(gòu)上的第二探測(cè)頭；3. 測(cè)量第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的電阻值，其中對(duì)于位 線(xiàn)接觸結(jié)構(gòu)來(lái)說(shuō)，電阻值包括RMl+RBLC + RCl+Rch+RN-+Rch+...RN-n+Rchn+RCl+RBLC+RMl (它們?cè)谙挛闹斜桓?細(xì)地定義)(n是大于l的整數(shù))。4. 執(zhí)行需要的其它步驟。上述步驟序列提供了根據(jù)本發(fā)明實(shí)施例的一種方法。如所示，該方法 使用了包括下述方式的步驟組合測(cè)量動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器件的位線(xiàn)的接 觸結(jié)構(gòu)的電阻值。本方法還可以應(yīng)用于用于源節(jié)點(diǎn)接觸等的其它測(cè)試結(jié)構(gòu) 當(dāng)然，還可以提供其它的替換形式，其中在不脫離權(quán)利要求范圍的情況下 可以添加步驟，刪除一個(gè)或多個(gè)步驟，或者以不同序列提供一個(gè)或多個(gè)歩 驟?？梢栽诒菊f(shuō)明書(shū)尤其是在下文中找到本方法的其它細(xì)節(jié)。圖6至圖9是根據(jù)本發(fā)明實(shí)施例的測(cè)試結(jié)構(gòu)的簡(jiǎn)化示圖。該示圖僅僅 是示例，其不應(yīng)當(dāng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域普通技術(shù)人員將 認(rèn)識(shí)到許多變化、修改和替換形式。參考位線(xiàn)電阻測(cè)量結(jié)構(gòu)600和源節(jié)點(diǎn) 電阻測(cè)量結(jié)構(gòu)700的俯視圖。位線(xiàn)電阻測(cè)量結(jié)構(gòu)包括有源區(qū)域601、第一 金屬層603、多晶硅柵極區(qū)域607以及接觸栓和位線(xiàn)接觸609。電流流經(jīng) 的路徑由參考標(biāo)號(hào)613示出。如圖所示，電流路徑經(jīng)過(guò)多個(gè)溝道區(qū)和接觸 結(jié)構(gòu)。源節(jié)點(diǎn)電阻測(cè)量結(jié)構(gòu)包括有源區(qū)域601、第一金屬層603、存儲(chǔ)節(jié) 點(diǎn)互連603、多晶硅柵極區(qū)域607、以及接觸栓和源節(jié)點(diǎn)接觸6U。電流路 徑由參考標(biāo)號(hào)713示出。如所示，電流路徑通過(guò)多個(gè)溝道區(qū)和接觸結(jié)構(gòu)。 這些接觸結(jié)構(gòu)的其它細(xì)節(jié)在本說(shuō)明書(shū)尤其在下文中進(jìn)行了描述。參考圖8至圖9，本發(fā)明包括襯底831，例如硅晶圓。襯底包括形成 于其上的多個(gè)集成電路芯片903。位置線(xiàn)901至少分隔第一組芯片和第二 組芯片。在位置線(xiàn)的一部分上形成了測(cè)試圖案905。測(cè)試圖案包括襯底區(qū) 的有源部分。第一接觸結(jié)構(gòu)耦合到有源區(qū)域的第一部分。第一接觸結(jié)構(gòu)包 括耦合到第一金屬線(xiàn)結(jié)構(gòu)805的第一著放栓結(jié)構(gòu)827。第二接觸結(jié)構(gòu)耦合到有源區(qū)域的第二部分。第二接觸結(jié)構(gòu)包括耦合到 第二金屬線(xiàn)結(jié)構(gòu)807的第二著放栓結(jié)構(gòu)813。多個(gè)MOS器件形成在第一接 觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間。多個(gè)MOS器件中的第一 MOS器件包括源/ 漏極區(qū)825和源漏極區(qū)823，其源/漏極區(qū)825耦合到著放栓結(jié)構(gòu)827。多 個(gè)MOS器件中的第N MOS器件耦合到第二擴(kuò)散區(qū)815，其中N是大于1 的整數(shù)。第二擴(kuò)散區(qū)耦合到栓結(jié)構(gòu)813。第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)適 于提供在第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的電阻測(cè)量值。如所示，電阻 路徑還可以包括擴(kuò)散區(qū)823、 819。電阻路徑還包括溝道區(qū)821等。測(cè)試圖案優(yōu)選地與陣列區(qū)域801內(nèi)的集成電路芯片之一的圖案相同。在具體實(shí)施例中，器件還包括各種接觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)耦合到第 一探測(cè)焊盤(pán)。第二接觸結(jié)構(gòu)耦合到第二探測(cè)焊盤(pán)。測(cè)試圖案優(yōu)選為位置線(xiàn) 上的多個(gè)測(cè)試圖案之一。這種測(cè)試圖案可以用于其它目的。此外，測(cè)試圖 案用于存儲(chǔ)器件，例如動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器芯片。器件優(yōu)選地包括設(shè)計(jì)規(guī) 則為0.13微米或更小的多個(gè)MOS器件。當(dāng)然，可以有其它變化、修改和替換形式。仍舊參考圖8，本發(fā)明還包括在集成電路晶圓上制造測(cè)試結(jié)構(gòu)的方 法。該方法包括提供半導(dǎo)體襯底831，例如硅晶圓。該方法包括在半導(dǎo)體 襯底上形成多個(gè)集成電路芯片結(jié)構(gòu)，并且同時(shí)在形成多個(gè)集成電路芯片結(jié) 構(gòu)期間使用一個(gè)或多個(gè)相似工藝，在形成于第一組集成電路芯片結(jié)構(gòu)和第 二組集成電路芯片結(jié)構(gòu)之間的位置線(xiàn)上形成多個(gè)MOS器件。該方法包括 形成第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)耦合到多個(gè)MOS器件 的第一 MOS器件，而第二接觸結(jié)構(gòu)耦合到多個(gè)MOS器件的第N MOS器 件，其中N是大于1的整數(shù)。通過(guò)同時(shí)形成測(cè)試結(jié)構(gòu)以及使用與陣列相同 的工藝，本發(fā)明更有效率并且獲得了改善后的結(jié)果。即，測(cè)試結(jié)構(gòu)提供了 與陣列結(jié)構(gòu)相似或相同的電阻值，陣列結(jié)構(gòu)提供了更好的測(cè)試測(cè)量。還應(yīng)當(dāng)理解，這里所描述的示例和實(shí)施例只是為了說(shuō)明的目的，本領(lǐng)域 的普通技術(shù)人員可以根據(jù)上述實(shí)施例對(duì)本發(fā)明進(jìn)行各種修改和變化。這些修 改和變化都在本申請(qǐng)的精神和范圍內(nèi)，并且也在權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1. 一種半導(dǎo)體晶圓，包括襯底；在襯底上形成的多個(gè)集成電路芯片；至少將第一組芯片與第二組芯片分隔開(kāi)的位置線(xiàn)；在位置線(xiàn)的一部分上形成的測(cè)試圖案，測(cè)試圖案包括襯底區(qū)的有源部分；耦合到有源區(qū)域的第一部分的第一接觸結(jié)構(gòu)，第一接觸結(jié)構(gòu)包括耦合到第一金屬線(xiàn)結(jié)構(gòu)的第一著放栓結(jié)構(gòu)；耦合到有源區(qū)域的第二部分的第二接觸結(jié)構(gòu)，第二接觸結(jié)構(gòu)包括耦合到第二金屬線(xiàn)結(jié)構(gòu)的第二著放栓結(jié)構(gòu)；形成在第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的多個(gè)MOS器件；所述多個(gè)MOS器件中的第一MOS器件耦合到第一擴(kuò)散區(qū)；以及所述多個(gè)MOS器件中的第N MOS器件耦合到第二擴(kuò)散區(qū)，其中N是大于1的整數(shù)；其中第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)適于提供在第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的電阻測(cè)量值。
2. 如權(quán)利要求1所述的器件，其中測(cè)試圖案是與集成電路芯片之-中的圖案相同的圖案。
3. 如權(quán)利要求1所述的器件，其中第一接觸結(jié)構(gòu)耦合到第一探測(cè)焊盤(pán)。
4. 如權(quán)利要求1所述的器件，其中第二接觸結(jié)構(gòu)耦合到第二探測(cè)焊盤(pán)o
5. 如權(quán)利要求1所述的器件，其中測(cè)試圖案是位置線(xiàn)上的多個(gè)測(cè)試 圖案之一。
6. 如權(quán)利要求l所述的器件，其中集成電路芯片是存儲(chǔ)器件。
7. 如權(quán)利要求1所述的器件，其中集成電路芯片包括動(dòng)態(tài)隨機(jī)訪(fǎng)問(wèn) 存儲(chǔ)器芯片。
8. 如權(quán)利要求1所述的器件，其中多個(gè)MOS器件的設(shè)計(jì)規(guī)則為0.13 微米或更小。
9. 如權(quán)利要求1所述的器件，其中測(cè)試結(jié)構(gòu)提供第一接觸結(jié)構(gòu)和第 二接觸結(jié)構(gòu)之間與陣列結(jié)構(gòu)相似的電阻值的電阻測(cè)量。
10. 如權(quán)利要求1所述的器件，其中有源區(qū)域的第一部分包括第一擴(kuò) 散區(qū)，并且有源區(qū)域的第二部分包括第二擴(kuò)散區(qū)。
11. 在集成電路晶圓上制備測(cè)試結(jié)構(gòu)的方法，所述方法包括 提供半導(dǎo)體襯底；在半導(dǎo)體襯底上形成多個(gè)集成電路芯片結(jié)構(gòu)；同時(shí)在形成多個(gè)集成電路芯片結(jié)構(gòu)期間使用一個(gè)或多個(gè)相似工藝，在 形成于第一組集成電路芯片結(jié)構(gòu)和第二組集成電路芯片結(jié)構(gòu)之間的位置線(xiàn) 上形成多個(gè)MOS器件；以及形成第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)耦合到多個(gè)MOS 器件中的第一 MOS器件，第二接觸結(jié)構(gòu)耦合到多個(gè)MOS器件中的第N MOS器件，其中N是大于1的整數(shù)。
12. 如權(quán)利要求ll所述的方法，其中多個(gè)MOS器件以及第一接觸和 第二接觸形成測(cè)試結(jié)構(gòu)。
13. 如權(quán)利要求11所述的方法，還包括測(cè)量第一接觸結(jié)構(gòu)和第二接 觸結(jié)構(gòu)之間的電阻值。
14. 如權(quán)利要求11所述的方法，其中第一接觸結(jié)構(gòu)包括耦合到第--擴(kuò)散區(qū)的第一栓結(jié)構(gòu)。
15. 如權(quán)利要求11所述的方法，其中第二接觸結(jié)構(gòu)包括耦合到第二 擴(kuò)散區(qū)的第二栓結(jié)構(gòu)。
16. 如權(quán)利要求ll所述的方法，其中多個(gè)MOS器件包括形成于第一 接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的多個(gè)溝道區(qū)。
17. 如權(quán)利要求11所述的方法，其中集成的路芯片結(jié)構(gòu)包括動(dòng)態(tài)隨 機(jī)訪(fǎng)問(wèn)存儲(chǔ)器件。
18. 如權(quán)利要求11所述的方法，還包括使用一對(duì)探測(cè)頭來(lái)測(cè)量第一 接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)之間的電阻值，每個(gè)探測(cè)頭分別耦合到相應(yīng)的第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。
19.如權(quán)利要求11所述的方法，還包括形成耦合到第一接觸結(jié)構(gòu)的第一接合焊盤(pán)，以及形成耦合到第二接觸結(jié)構(gòu)的第二接合焊盤(pán)。
全文摘要
一種在集成電路晶圓上制備測(cè)試結(jié)構(gòu)的方法。該方法包括提供半導(dǎo)體襯底(例如硅晶圓)。該方法包括在半導(dǎo)體襯底上形成多個(gè)集成電路芯片結(jié)構(gòu)，并且同時(shí)在形成多個(gè)集成電路芯片結(jié)構(gòu)期間使用一個(gè)或多個(gè)相似工藝，在形成于第一組集成電路芯片結(jié)構(gòu)和第二組集成電路芯片結(jié)構(gòu)之間的位置線(xiàn)上形成多個(gè)MOS器件。該方法包括形成第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)耦合到多個(gè)MOS器件中的第一MOS器件，而第二接觸結(jié)構(gòu)耦合到多個(gè)MOS器件中的第N MOS器件，其中N是大于1的整數(shù)。
文檔編號(hào)H01L27/04GK101226934SQ200710036770
公開(kāi)日2008年7月23日 申請(qǐng)日期2007年1月19日 優(yōu)先權(quán)日2007年1月19日
發(fā)明者權(quán)寧禹 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司