專利名稱：降低元件效能不匹配的方法及半導(dǎo)體電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體設(shè)計，特別是有關(guān)于一種因淺溝槽隔離(shallow trench isolation；STI)導(dǎo)致的氧化層應(yīng)力而造成元件效能的變異。更特別是有關(guān)于一種在半導(dǎo)體運算元件利用虛擬元件(dummy device)消除淺溝槽隔離導(dǎo)致的氧化層應(yīng)力的電路及方法，因此消除運算元件的不匹配，進(jìn)而增進(jìn)效能。
背景技術(shù)：
在模擬或高速數(shù)字電路中，諸如鎖相回路(phase lock loop；PLL)、串聯(lián)/解串器(serial-deserial design)、模擬至數(shù)字轉(zhuǎn)換器(analog-to-digital converter)或數(shù)字至模擬轉(zhuǎn)換器(digital-to-analog converter)，為獲致必要的電路效能，元件的匹配性相當(dāng)重要。一般而言，由于光學(xué)或其他的因素而造成效能不穩(wěn)定的現(xiàn)象，稱為“鄰近效應(yīng)”(proximity effect)，此是因在光刻(lithography)期間，于一區(qū)域內(nèi)元件的位置會影響照射劑量(exposure dose)。該“鄰近效應(yīng)”于元件邊緣附近更為顯著。在蝕刻過程中，因為元件的位置，蝕刻率(etch rate)亦受到影響。從一個元件至另一個元件照射劑量或蝕刻率的變化，會造成元件特性的不匹配，進(jìn)而影響效能。此是因各元件所印上的圖案會因照射率或蝕刻率的不同而有不同的大小。然而，在今日半導(dǎo)體制程中，所采用的淺溝槽隔離制程，常于淺溝槽隔離的邊界形成氧化層應(yīng)力。因為淺溝槽隔離的邊界局限其主動區(qū)(active region)，上述氧化層應(yīng)力導(dǎo)致淺溝槽隔離的邊界附近元件效能參差不齊。此元件的不匹配是因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”(stress-incurred-by-trench-isolation effect)?！爸鲃訁^(qū)”邊緣附近的元件與遠(yuǎn)離邊緣的內(nèi)部元件具有不同的效能等級(例如表示為IDSAT)。
參閱圖1，圖1是顯示利用虛擬元件以獲致較佳元件匹配性的傳統(tǒng)方法(如標(biāo)號100所示)，其中虛擬元件可為多晶硅電阻。為達(dá)到適當(dāng)?shù)碾娐沸?，區(qū)域102所包括不同的運算元件104，必需是具有精確值的多晶硅電阻。通過在區(qū)域102的各邊106加上一虛擬多晶硅電阻108，可供應(yīng)這些構(gòu)成元件相等的光刻照射劑量，因而降低運算多晶硅電阻104的鄰近效應(yīng)，進(jìn)而提供更一致的圖案蝕刻及最后多晶硅的寬度。
參閱圖2，圖2是說明傳統(tǒng)方法于存儲單元陣列中利用虛擬元件來獲致較佳元件匹配性的示意圖(如標(biāo)號200所示)。虛擬元件的概念可延伸至如存儲器的二維陣列。作用中的存儲陣列單元202，是如圖所示的5×5存儲單元陣列，被環(huán)狀的虛擬單元204所環(huán)繞(如虛線所示)。若沒采用虛擬單元且圖案間距非常接近光刻波長，那么陣列邊緣的圖案(主動區(qū)、多晶硅等等)無法如其他內(nèi)部的運算單元，接受到相同的照射劑量。如此會因蝕刻率的變異造成最后單元的尺寸大小變異，而導(dǎo)致單元的效能變異。在本實施例中，使用虛擬元件204構(gòu)成的環(huán)狀物，可降低運算存儲陣列單元202的鄰近效應(yīng)。
參閱圖3，圖3是顯示布局302，說明成對PMOS及NMOS的典型布局，而標(biāo)號304是顯示飽和漏極電流IDSAT的變化與PMOS及NMOS元件(元件0、1、2、3及4)的位置距離主動區(qū)(active region；AR)邊緣306的關(guān)系。標(biāo)號304所標(biāo)示的黑心圓圈以及空心圓圈分別對應(yīng)于元件1至元件4的PMOS元件或NMOS元件的飽和漏極電流IDSAT。
在布局302中，區(qū)域308及310代表成對PMOS及NMOS的多晶硅柵極的區(qū)域，且與主動區(qū)邊緣306具有不同的距離。尚有元件可被置于內(nèi)部主動區(qū)312，但圖未顯示。舉例來說，元件4最接近主動區(qū)邊緣306，且因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”(而非“鄰近效應(yīng)”)，應(yīng)具有最大的效能變異。從元件4至元件0，隨著元件愈遠(yuǎn)離主動區(qū)邊緣306，降低了因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”而造成的效能變異。若以五個虛擬元件置換運算元件0至4，那么元件0左邊內(nèi)部主動區(qū)312所有的運算元件310，將具有最小因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”而造成的效能變異。
如標(biāo)號304顯示，隨著元件愈遠(yuǎn)離主動區(qū)邊緣306，即從元件4至元件0，其飽和漏極電流IDSAT亦因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”而隨之變化。從元件1至元件4，對NMOS及PMOS元件而言，其IDSAT皆會隨著愈接近主動區(qū)邊緣306而變化愈顯著。要注意的是，該不樂見的元件效能不一致性，是“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”(而非“鄰近效應(yīng)”)所引起的。此是本發(fā)明所欲解決的相關(guān)問題。
綜上所述，期望在高頻模擬及數(shù)字電路中，可消除淺溝槽隔離邊界附近的“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”，進(jìn)而消除元件的不匹配并增進(jìn)效能。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本發(fā)明主要目的在于提供一種利用具有(或不具)多個虛擬元件的主動區(qū)的較大延伸部分，降低作用于半導(dǎo)體運算元件上淺溝槽隔離導(dǎo)致的氧化層應(yīng)力的電路及方法，進(jìn)而消除運算元件的不匹配并增進(jìn)效能。
本發(fā)明所述的電路包括基底上第一主動區(qū)，在第一端上具有至少一延伸主動區(qū)，以及至少一運算元件位于上述第一主動區(qū)，其中上述延伸主動區(qū)降低運算元件之間的不匹配。
本發(fā)明是這樣實現(xiàn)的
本發(fā)明提供一種降低元件效能不匹配的方法，包括提供一基底；形成至少一延伸主動區(qū)于上述基底上，其中上述延伸主動區(qū)從至少一主動區(qū)的至少一端延伸開來；以及設(shè)置至少一運算元件于至少一上述主動區(qū)上，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極距離。
本發(fā)明所述的降低元件效能不匹配的方法，更包括設(shè)置至少一虛擬元件于上述延伸主動區(qū)。
本發(fā)明所述的降低元件效能不匹配的方法，上述運算元件大體上被以對稱的方式劃分及配置，以共用一虛擬共同中心。
本發(fā)明所述的降低元件效能不匹配的方法，上述主動區(qū)具有配置于上述被劃分的運算元件間的一中心區(qū)域內(nèi)的上述延伸主動區(qū)。
本發(fā)明所述的降低元件效能不匹配的方法，至少一虛擬元件設(shè)置于上述中心區(qū)域內(nèi)的上述延伸主動區(qū)。
本發(fā)明所述的降低元件效能不匹配的方法，上述虛擬元件是耦接至一既定接地電壓。
本發(fā)明還提供一種半導(dǎo)體電路，具有降低元件效能不匹配的特性，包括一第一主動區(qū)，位于一基底上，至少一延伸主動區(qū)在一第一端；以及至少一運算元件，位于上述第一主動區(qū)，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極間最短距離，以降低上述運算元件的不匹配。
本發(fā)明所述的半導(dǎo)體電路，上述第一主動區(qū)更包括在一第二端上的一延伸主動區(qū)。
本發(fā)明所述的半導(dǎo)體電路，更包括一第二主動區(qū)，至少一運算元件位于上述第二主動區(qū)之上，以及一第一延伸主動區(qū)，位于上述第二主動區(qū)的一第一端上，其中上述第一主動區(qū)與第二主動區(qū)一致，且其中上述第一主動區(qū)與第二主動區(qū)的第一延伸主動區(qū)位于上述第一主動區(qū)與第二主動區(qū)上運算元件之間的一中心區(qū)域。
本發(fā)明所述的半導(dǎo)體電路，更包括一第三主動區(qū)及一第四主動區(qū)，各具有一延伸主動區(qū)于上述中心區(qū)域，其中至少一運算元件大體上以對稱的方式置于上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)、及第四主動區(qū)，以降低制程相關(guān)的變異。
本發(fā)明另提供一種半導(dǎo)體電路，該半導(dǎo)體電路具有降低元件不匹配的特性，包括一第一主動區(qū)，位于一基底上，至少一延伸主動區(qū)在一第一端；至少一運算元件，位于上述第一主動區(qū)；以及至少一虛擬元件，位于上述第一端的延伸主動區(qū)，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極間最短距離，以降低上述運算元件因溝槽隔離導(dǎo)致的應(yīng)力，且其中上述延伸主動區(qū)所增加的虛擬元件，是用以降低因光刻制程所造成的鄰近效應(yīng)。
本發(fā)明所述的半導(dǎo)體電路，上述第一主動區(qū)更包括在一第二端上的一第二延伸主動區(qū)。
本發(fā)明所述的半導(dǎo)體電路，上述虛擬元件是耦接至一既定接地電壓。
本發(fā)明所述的半導(dǎo)體電路，更包括一第二主動區(qū)、一第三主動區(qū)、及一第四主動區(qū)，各具有一延伸主動區(qū)于一中心區(qū)域，且所有上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)、及第四主動區(qū)大體上以對稱的方式配置，其中所有上述運算元件大體上以對稱的方式置于上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)、及第四主動區(qū)。
本發(fā)明所述的半導(dǎo)體電路，至少一虛擬元件置于上述兩個運算元件之間的中心區(qū)域。
本發(fā)明所述的降低元件效能不匹配的方法及半導(dǎo)體電路，在高頻模擬及數(shù)字電路中，可消除淺溝槽隔離邊界附近的“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”，進(jìn)而消除元件的不匹配并增進(jìn)效能。


圖1是顯示利用虛擬元件以獲致較佳元件匹配性的傳統(tǒng)方法；圖2是顯示利用虛擬元件于存儲陣列中，以獲致較佳元件匹配性的傳統(tǒng)方法；圖3是顯示不同元件的飽和漏極電流的變化視其位置距離主動區(qū)邊緣而定的圖表及電路；圖4是顯示依據(jù)本發(fā)明的第一實施例所示改良后的單元結(jié)構(gòu)，解決因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的元件不匹配；圖5是顯示依據(jù)本發(fā)明的第二實施例所示改良后的單元結(jié)構(gòu)，解決因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的元件不匹配；圖6是顯示依據(jù)本發(fā)明的第三實施例所示改良后的單元結(jié)構(gòu)，解決因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的元件不匹配。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉若干較佳實施例，并配合所附圖式，作詳細(xì)說明如下參閱圖4，圖4是顯示改良后的單元結(jié)構(gòu)400，依據(jù)本發(fā)明的第一實施例，通過提供延伸的主動區(qū)402，以解決因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的元件不匹配。在本實施例中，延伸的主動區(qū)402包括五個虛擬元件404，用以隔絕主動區(qū)邊緣406，來消除運算元件408因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的變異。要注意的是，延伸的主動區(qū)402的長度被定義為較近主動區(qū)邊緣406的最末運算元件408的柵極邊界與主動區(qū)邊緣406的距離。該長度至少兩倍長于任兩平行晶體管之間的距離。此兩平行晶體管之間的距離一般由兩相鄰元件的柵極邊界線的最短距離(或簡單地以兩多晶硅線之間的距離)所定義。在本實施例中，假設(shè)內(nèi)部區(qū)域410包括運算元件408及其他未知元件，因設(shè)置延伸的主動區(qū)而不受“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所影響。在此實施例中，延伸的主動區(qū)402大得足以完全納入五個虛擬元件。為容納虛擬元件，延伸的主動區(qū)的寬度可達(dá)四倍或以上的運算元件柵極的寬度。此外，延伸的主動區(qū)可以對稱或非對稱的方式來實施。實際上，并非每個主動區(qū)皆須延伸，為達(dá)最佳效能，可使用一般主動區(qū)及延伸主動區(qū)的組合。在不同實施例中，主要是對淺溝槽隔離邊緣而言，當(dāng)非必要的虛擬元件可進(jìn)而協(xié)助降低元件效能的變異時，延伸的主動區(qū)提供一致的元件效能。
參閱圖5，圖5是顯示根據(jù)本發(fā)明另一實施例所示，若干元件與各主動區(qū)邊緣的虛擬元件共用一個虛擬的“共同中心”(commoncentroid)的配置500，以避免“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”影響運算的元件。此共用虛擬“共同中心”大體上對稱的配置，是將各元件劃分、配置、再耦接起來共用一“共同中心”，以增進(jìn)元件之間的匹配性。因此，水平、垂直或任何方向的制程變異可被抵消。舉例來說，元件504a及504b各被劃分成兩個元件且置于對角，而柵極、源極與漏極則耦接起來。如中間區(qū)域502(具有運算元件504a及504b)所示的對稱結(jié)構(gòu)，因元件配置的對稱性，提供較佳的元件匹配性。對稱結(jié)構(gòu)的對稱性抵消了會導(dǎo)致元件不匹配的制程變異。為進(jìn)一步降低因“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”所引起的元件不匹配，具有(或不具)虛擬元件506的延伸主動區(qū)，可如圖示區(qū)域508實施而成。在本實施例中，具有虛擬元件506的兩個延伸主動區(qū)，是為了降低內(nèi)部運算元件504a及504b的“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”。此外，虛擬元件506是為了NMOS而接地。因為靜電荷會累積在虛擬元件，該電荷會通過靜電調(diào)變影響相鄰元件的運作狀態(tài)。然而，發(fā)生靜電調(diào)變的可能性可通過將虛擬元件接地來消除。
參閱圖6，圖6是顯示根據(jù)本發(fā)明第三實施例所述的具有額外虛擬元件以避免“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”的改良對稱結(jié)構(gòu)600。在本實施例中，改良對稱結(jié)構(gòu)600除了被延伸成在兩個主動區(qū)邊緣上包括運算元件504的延伸主動區(qū)(亦可包括虛擬元件)之外，其余皆與圖5中的配置500相似。區(qū)域602中的運算元件504，代表先前圖5中對稱結(jié)構(gòu)502左半部的運算元件。區(qū)域604中的運算元件504，則代表先前圖5中對稱結(jié)構(gòu)502右半部的運算元件。在區(qū)域602及604的運算元件的兩個主動區(qū)邊緣增加虛擬元件506，可更加降低運算元件504的“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”，進(jìn)而使元件的不匹配減到最小。
在本發(fā)明中，揭露若干實施例利用多個較大的延伸“主動區(qū)”，消除半導(dǎo)體運算元件上淺溝槽隔離導(dǎo)致的氧化層應(yīng)力，以改善其效能。多個虛擬元件可與延伸“主動區(qū)”一起使用。增加虛擬元件除了降低“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”外，亦可降低“鄰近效應(yīng)”。虛擬元件是包括功能性的與非運算中的元件。但是上述元件的功能或運算與運算元件的運算并無關(guān)系或影響。
虛擬元件可以多晶硅柵極、金屬柵極、硅柵極或其化合物構(gòu)成，且可用作電阻、接地連接或二極管。虛擬元件可耦接至固定電壓。在一些實施例中，虛擬元件的寬度大于運算元件的寬度。當(dāng)在配置虛擬元件時，兩個虛擬元件之間的空間可大于兩個運算元件之間的空間。上述方法已被證實對柵極長度約130nm與以下諸如100nm或70nm特別有用。在一些實施例中，虛擬柵極可以跨越超過兩個獨立主動區(qū)。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號的簡單說明如下100、200標(biāo)號102、106、508、602、604區(qū)域104運算多晶硅電阻108虛擬多晶硅電阻202存儲陣列單元204虛擬單元302布局304飽和漏極電流IDSAT與元件的位置距離主動區(qū)邊緣的關(guān)系圖306、406主動區(qū)邊緣308、310多晶硅柵極312內(nèi)部主動區(qū)400單元結(jié)構(gòu)402延伸的主動區(qū)404虛擬元件408運算元件410內(nèi)部區(qū)域500配置502中間區(qū)域504、504a、504b運算元件506虛擬元件600對稱結(jié)構(gòu)
權(quán)利要求
1.一種降低元件效能不匹配的方法，其特征在于，該降低元件效能不匹配的方法包括提供一基底；形成至少一延伸主動區(qū)于上述基底上，其中上述延伸主動區(qū)從至少一主動區(qū)的至少一端延伸開來；以及設(shè)置至少一運算元件于至少一上述主動區(qū)上，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極距離。
2.根據(jù)權(quán)利要求1所述的降低元件效能不匹配的方法，其特征在于，更包括設(shè)置至少一虛擬元件于上述延伸主動區(qū)。
3.根據(jù)權(quán)利要求1所述的降低元件效能不匹配的方法，其特征在于，上述運算元件被以對稱的方式劃分及配置，以共用一虛擬共同中心。
4.根據(jù)權(quán)利要求3所述的降低元件效能不匹配的方法，其特征在于，上述主動區(qū)具有配置于上述被劃分的運算元件間的一中心區(qū)域內(nèi)的上述延伸主動區(qū)。
5.根據(jù)權(quán)利要求4所述的降低元件效能不匹配的方法，其特征在于，至少一虛擬元件設(shè)置于上述中心區(qū)域內(nèi)的上述延伸主動區(qū)。
6.根據(jù)權(quán)利要求2或5所述的降低元件效能不匹配的方法，其特征在于，上述虛擬元件是耦接至一既定接地電壓。
7.一種半導(dǎo)體電路，其特征在于，該半導(dǎo)體電路具有降低元件效能不匹配的特性，包括一第一主動區(qū)，位于一基底上，至少一延伸主動區(qū)在一第一端；以及至少一運算元件，位于上述第一主動區(qū)，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極間最短距離，以降低上述運算元件的不匹配。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體電路，其特征在于，上述第一主動區(qū)更包括在一第二端上的一延伸主動區(qū)。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體電路，其特征在于，更包括一第二主動區(qū)，至少一運算元件位于上述第二主動區(qū)之上，以及一第一延伸主動區(qū)，位于上述第二主動區(qū)的一第一端上，其中上述第一主動區(qū)與第二主動區(qū)一致，且其中上述第一主動區(qū)與第二主動區(qū)的第一延伸主動區(qū)位于上述第一主動區(qū)與第二主動區(qū)上運算元件之間的一中心區(qū)域。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體電路，其特征在于，更包括一第三主動區(qū)及一第四主動區(qū)，各具有一延伸主動區(qū)于上述中心區(qū)域，其中至少一運算元件以對稱的方式置于上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)及第四主動區(qū)，以降低制程相關(guān)的變異。
11.一種半導(dǎo)體電路，其特征在于，該半導(dǎo)體電路具有降低元件不匹配的特性，包括一第一主動區(qū)，位于一基底上，至少一延伸主動區(qū)在一第一端；至少一運算元件，位于上述第一主動區(qū)；以及至少一虛擬元件，位于上述第一端的延伸主動區(qū)，其中上述延伸主動區(qū)具有一長度，而上述長度至少兩倍于兩相鄰的上述運算元件的柵極間最短距離，以降低上述運算元件因溝槽隔離導(dǎo)致的應(yīng)力，且其中上述延伸主動區(qū)所增加的虛擬元件，是用以降低因光刻制程所造成的鄰近效應(yīng)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體電路，其特征在于，上述第一主動區(qū)更包括在一第二端上的一第二延伸主動區(qū)。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體電路，其特征在于，上述虛擬元件是耦接至一既定接地電壓。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體電路，其特征在于，更包括一第二主動區(qū)、一第三主動區(qū)及一第四主動區(qū)，各具有一延伸主動區(qū)于一中心區(qū)域，且所有上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)及第四主動區(qū)以對稱的方式配置，其中所有上述運算元件以對稱的方式置于上述第一主動區(qū)、第二主動區(qū)、第三主動區(qū)及第四主動區(qū)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體電路，其特征在于，至少一虛擬元件置于上述兩個運算元件之間的中心區(qū)域。
全文摘要
本發(fā)明是關(guān)于一種降低元件效能不匹配的方法及半導(dǎo)體電路，用以降低因溝槽隔離導(dǎo)致的應(yīng)力所引起元件不匹配。包括至少一延伸主動區(qū)是形成于基底上，其中上述主動區(qū)從至少一端延伸，且至少一運算元件設(shè)置于至少一主動區(qū)上，其中上述延伸主動區(qū)具有至少兩相鄰運算元件柵極之間的兩倍長度。本發(fā)明所述的降低元件效能不匹配的方法及半導(dǎo)體電路，在高頻模擬及數(shù)字電路中，可消除淺溝槽隔離邊界附近的“溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)”，進(jìn)而消除元件的不匹配并增進(jìn)效能。
文檔編號H01L27/02GK1905158SQ20061010390
公開日2007年1月31日 申請日期2006年7月26日 優(yōu)先權(quán)日2005年7月26日
發(fā)明者莊建祥, 魯定中 申請人:臺灣積體電路制造股份有限公司