專利名稱：對(duì)互補(bǔ)金屬氧化物半導(dǎo)體集成電路的nmos和pmos晶體管使用不同柵電介質(zhì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體技術(shù)、半導(dǎo)體處理和互補(bǔ)金屬氧化物半導(dǎo)體集成電路的形成。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路包括NMOS晶體管和PMOS晶體管。通常，這些晶體管可以通過形成柵電介質(zhì)和之后在該電介質(zhì)的頂部上形成NMOS和PMOS柵極結(jié)構(gòu)制成。這些柵電極結(jié)構(gòu)可由多晶硅、硅化物或者金屬制成。
具有由二氧化硅制成的非常薄的柵電介質(zhì)的MOS場(chǎng)效應(yīng)晶體管可能會(huì)經(jīng)歷不可接受的柵極漏電流。代替二氧化硅由特定高k介電材料形成柵電介質(zhì)能夠降低柵極泄漏。然而，由于這種電介質(zhì)不能與多晶硅相兼容，因此希望在包括高k柵電介質(zhì)的器件中使用金屬柵電極。
當(dāng)制造包括金屬柵電極的CMOS器件時(shí)，可將取代柵極工藝用于利用不同金屬形成柵電極。在該工藝中，去除被一對(duì)隔離物托架的第一多晶硅層以在這些隔離物之間產(chǎn)生溝槽。用第一金屬填充該溝槽。然后去除第二多晶硅層，并用與第一金屬不同的第二金屬取代第二多晶硅層。由于該工藝需要多次蝕刻、沉積和拋光步驟，因此高產(chǎn)量的半導(dǎo)體器件制造商可能不愿使用該工藝。
更確切地，應(yīng)用取代柵極工藝以在高k柵介電層上形成金屬柵電極，可使用減法方法(subtractive approach)。在這種工藝中，通過在介電層上沉積金屬層、掩蔽該金屬層并然后去除該金屬層的未被覆蓋的部分以及介電層的下面的部分，在高k柵介電層上形成金屬柵電極。不幸的是，獲得的高k柵介電層的暴露的側(cè)壁使得該層易受橫向氧化的影響，其不利地影響了其物理和電特性。
由此，需要互補(bǔ)金屬氧化物半導(dǎo)體制造技術(shù)。


圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例在早期制造階段本發(fā)明的另一實(shí)施例的局部、放大、截面圖；圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖1中所示實(shí)施例的局部、放大、截面圖；圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖2中所示實(shí)施例的局部、放大、截面圖；圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖3中所示實(shí)施例的局部、放大、截面圖；圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖4中所示實(shí)施例的局部、放大、截面圖；圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖5中所示實(shí)施例的局部、放大、截面圖；圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖6中所示實(shí)施例的局部、放大、截面圖；圖8是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖7中所示實(shí)施例的局部、放大、截面圖；圖9是在隨后的處理之后根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖8中所示實(shí)施例的局部、放大、截面圖；和圖10是根據(jù)本發(fā)明的一個(gè)實(shí)施例在隨后制造階段圖9中所示實(shí)施例的局部、放大、截面圖。
具體實(shí)施例方式
可利用具有不同柵電介質(zhì)的NMOS和PMOS晶體管制造互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路。該電介質(zhì)在所使用的材料、其厚度或者用于形成柵電介質(zhì)的技術(shù)方面可以是不同的，以提及幾個(gè)實(shí)例。結(jié)果，柵電介質(zhì)可適合于特定類型的晶體管，其可以是NMOS或者PMOS晶體管，這視情況而定。
參考圖1，最初，可由掩蔽材料34例如抗蝕劑覆蓋襯底32。然后，如圖2中所示，可暴露掩蔽材料34，以在右邊產(chǎn)生暴露區(qū)34a和在左邊產(chǎn)生未暴露區(qū)34。在多種情況下，區(qū)域34和34a在半導(dǎo)體結(jié)構(gòu)32上方可以間隔很大，且可以對(duì)應(yīng)于最終將形成NMOS與PMOS晶體管的有源區(qū)。
參考圖3，然后可以圖案化圖2中示出的暴露的晶片，以去除暴露的材料34a。替換地，可選擇性地去除未暴露的材料。然后，如圖3中所示，可以形成開口36。
在圖4中，然后可以在獲得的結(jié)構(gòu)上方沉積或者生長柵電介質(zhì)38。在襯底32的頂部上且還在掩蔽層34的頂部上形成柵電介質(zhì)38。
當(dāng)去除掩蔽層34時(shí)，如圖5中所示，還剝離了柵電介質(zhì)38的覆蓋部分。由此，在本發(fā)明的一個(gè)實(shí)施例中，僅在于襯底32上直接沉積柵電介質(zhì)38的位置處留下該柵電介質(zhì)38。
參考圖6，可以用另一掩蔽層40覆蓋該晶片，在本發(fā)明的一個(gè)實(shí)施例中，其也可以是抗蝕劑。然后，如圖7中所示，掩蔽層40可以被有差別地暴露。在所示出的實(shí)施例中，層40a已經(jīng)通過曝光而改性，從而，如圖8中所示，在左邊可以選擇性地將其去除，以形成間隙42。
然后，如圖9中所示，在襯底32上方沉積或生長柵電介質(zhì)44。層44在左邊積累在襯底32上并且在右邊積累在掩蔽層40上方。
最終，在圖10中，可剝離在掩蔽層40上方的電介質(zhì)44，僅留下在襯底32上方的介電層44。結(jié)果，在不同區(qū)域中形成不同的介電材料44和38，以用作NMOS和PMOS晶體管或者用于不同應(yīng)用的相同類型的晶體管的柵電介質(zhì)。之后，可以使用適當(dāng)?shù)闹圃旒夹g(shù)構(gòu)建這些PMOS和NMOS晶體管。例如，柵電極可由多晶硅、硅化物、金屬或者任何其它合適的材料形成。
在一個(gè)實(shí)施例中，可選擇電介質(zhì)38，以具有優(yōu)化將在區(qū)域36中形成的NMOS或PMOS晶體管的性能的特性。例如，柵電介質(zhì)38的材料、厚度或者形成技術(shù)可適合于其特定應(yīng)用。
例如，NMOS晶體管可使用較大導(dǎo)帶偏移材料，例如二氧化硅，且PMOS晶體管可使用具有較高介電常數(shù)的材料，例如二氧化鉿，其還正好具有良好的空穴帶偏移。在一個(gè)實(shí)施例中，較高介電常數(shù)可以大于十。作為另一實(shí)例，在一些情況下，可將比PMOS晶體管厚的材料用于NMOS。例如，二氧化鉿泄漏比空穴多的電子，因此可將較厚的二氧化鉿層用在NMOS晶體管上，并且可將較薄的二氧化鉿層用在PMOS晶體管上。例如，在一個(gè)實(shí)施例中，對(duì)于NMOS晶體管，二氧化鉿柵電介質(zhì)可以為30埃，且對(duì)于PMOS晶體管的柵電介質(zhì)為15埃。
作為再一實(shí)例，對(duì)于兩種柵電介質(zhì)，沉積技術(shù)可以是不同的。例如，可以使用擴(kuò)散技術(shù)沉積用于NMOS晶體管的材料，例如二氧化硅，同時(shí)可使用原子層沉積、濺射、或金屬有機(jī)化學(xué)汽相沉積(MOCVD)來沉積高介電常數(shù)材料，例如二氧化鉿。
在一些實(shí)施例中，單柵極介電材料可能沒有為NMOS和PMOS結(jié)構(gòu)提供最高的性能。這可能例如是由于導(dǎo)帶或價(jià)帶的差的帶偏移、與柵電極材料的不兼容性、與柵電極處理或者厚度要求的不兼容性導(dǎo)致的。在一些實(shí)施例中，通過為每個(gè)結(jié)構(gòu)選擇較好的候選電介質(zhì)膜并且沉積具有最佳厚度的最佳膜，可形成較高性能的互補(bǔ)金屬氧化物半導(dǎo)體器件。在一些實(shí)施例中，通過對(duì)于每個(gè)電極堆疊使用最佳厚度的較好柵極介電材料，可形成較高性能的結(jié)構(gòu)，其可以顯示出較高的遷移率、較高的飽和電流或者較好的閾值電壓。
雖然已經(jīng)關(guān)于有限數(shù)目的實(shí)施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將理解由其得到的多種修改和變形。所附權(quán)利要求旨在覆蓋落入本發(fā)明的真實(shí)精神和范圍內(nèi)的所有這些修改和變形。
權(quán)利要求
1.一種方法，包括在襯底上限定NMOS和PMOS晶體管區(qū)域；在NMOS或PMOS區(qū)域中的一個(gè)上方形成掩模；在襯底上和掩模上方形成第一柵電介質(zhì)，以形成第一導(dǎo)電類型的晶體管；掩蔽所述第一柵電介質(zhì)；以及形成第二柵電介質(zhì)，以形成第二導(dǎo)電類型的晶體管。
2.如權(quán)利要求1的方法，包括形成不同厚度的所述第一和第二柵電介質(zhì)。
3.如權(quán)利要求1的方法，包括形成不同材料的所述第一和第二柵電介質(zhì)。
4.如權(quán)利要求1的方法，包括形成通過不同技術(shù)沉積的第一和第二柵電介質(zhì)。
5.如權(quán)利要求1的方法，包括剝離在掩模上方形成的電介質(zhì)。
6.如權(quán)利要求1的方法，包括形成具有金屬柵極的NMOS和PMOS晶體管。
7.如權(quán)利要求1的方法，包括對(duì)于NMOS柵電介質(zhì)使用具有較大導(dǎo)帶偏移的材料。
8.如權(quán)利要求1的方法，包括對(duì)于PMOS晶體管使用具有較高介電常數(shù)的材料作為柵電介質(zhì)。
9.如權(quán)利要求1的方法，包括對(duì)于所述NMOS晶體管使用比對(duì)于所述PMOS晶體管更厚的電介質(zhì)。
10.如權(quán)利要求9的方法，包括使用具有大于10的介電常數(shù)的第一和第二電介質(zhì)。
11.一種半導(dǎo)體結(jié)構(gòu)，包括襯底；在所述襯底上的NMOS和PMOS晶體管區(qū)域；僅在所述區(qū)域中的一個(gè)上方的掩模；和在兩個(gè)所述區(qū)域上方的柵電介質(zhì)。
12.如權(quán)利要求11的結(jié)構(gòu)，其中所述柵電介質(zhì)具有大于10的介電常數(shù)。
13.如權(quán)利要求11的結(jié)構(gòu)，其中所述掩模是抗蝕劑。
14.如權(quán)利要求11的結(jié)構(gòu)，其中所述電介質(zhì)是金屬氧化物。
15.一種方法，包括通過掩蔽PMOS區(qū)域并在PMOS和NMOS區(qū)域上形成第一柵電介質(zhì)，形成在NMOS區(qū)域中的互補(bǔ)金屬氧化物半導(dǎo)體集成電路的NMOS晶體管和在PMOS區(qū)域中的PMOS晶體管；以及形成具有與所述第一柵電介質(zhì)不同的第二柵電介質(zhì)的所述互補(bǔ)金屬氧化物半導(dǎo)體集成電路的PMOS晶體管。
16.如權(quán)利要求15的方法，包括形成具有不同電介質(zhì)厚度的所述電介質(zhì)。
17.如權(quán)利要求15的方法，包括形成不同材料的所述電介質(zhì)。
18.如權(quán)利要求15的方法，包括使用不同的沉積技術(shù)沉積所述電介質(zhì)。
19.如權(quán)利要求15的方法，包括對(duì)于第一柵電介質(zhì)使用具有較大導(dǎo)帶偏移的材料。
20.如權(quán)利要求15的方法，包括使用具有較高介電常數(shù)的材料作為所述第二柵電介質(zhì)。
全文摘要
可以利用具有不同柵電介質(zhì)的NMOS和PMOS晶體管形成互補(bǔ)金屬氧化物半導(dǎo)體集成電路。例如，可通過減法工藝形成不同的柵電介質(zhì)。作為幾個(gè)實(shí)例，這些柵電介質(zhì)可以在材料、厚度、或者形成技術(shù)方面是不同的。
文檔編號(hào)H01L21/70GK1993824SQ200580025620
公開日2007年7月4日 申請(qǐng)日期2005年7月15日 優(yōu)先權(quán)日2004年7月28日
發(fā)明者M·梅茨, S·達(dá)塔, J·卡瓦利羅斯, M·多茨, J·布拉斯克, R·曹 申請(qǐng)人:英特爾公司