專利名稱：半導(dǎo)體材料和形成半導(dǎo)體材料的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子和空穴的遷移率得到提高的半導(dǎo)體材料，尤其涉及電子和空穴的遷移率得到提高的包括含硅(Si)層的半導(dǎo)體材料。本發(fā)明還提供了用于形成該半導(dǎo)體材料的方法。
背景技術(shù)：
經(jīng)過三十多年，硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的持續(xù)小型化已經(jīng)驅(qū)動(dòng)了全球半導(dǎo)體工業(yè)。對持續(xù)小型化的各種中斷因素已經(jīng)斷言了幾十年，但是創(chuàng)新的歷史不斷證實(shí)了摩爾定律，盡管有很多困難。然而，如今的發(fā)展表現(xiàn)出MOSFET正開始達(dá)到其傳統(tǒng)的小型化極限。在2002年更新的International Technology Roadmap for Semiconductor(ITRS)的“Grand Challenges”部分中可以找到對持續(xù)CMOS小型化的短期和長期困難的簡要說明。在Proc.IEEE，Vol.89，No.3，March 2001(說明半導(dǎo)體技術(shù)極限的特定文獻(xiàn))中可以找到對器件、材料、電路以及系統(tǒng)的全面論述。
因?yàn)橥ㄟ^持續(xù)小型化來改進(jìn)MOSFET以及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的性能變得越來越困難，從而不通過小型化來改進(jìn)性能的方法變得非常重要。一種這樣的方法是增加載流子(電子和/或空穴)遷移率。提高載流子遷移率的一種方法是在Si晶格中引入適當(dāng)?shù)膽?yīng)變。
應(yīng)力或應(yīng)變的施加改變了含Si的晶格尺寸。通過改變晶格尺寸，也改變了材料的能隙。該變化在本征半導(dǎo)體中可能是輕微的，只導(dǎo)致電阻值的微小變化，但是當(dāng)半導(dǎo)體材料被摻雜，如n型，并被部分離子化時(shí)，能隙的微小變化將導(dǎo)致在雜質(zhì)能級和帶邊之間的能量差的巨大百分比變化。從而，具有應(yīng)力的材料的電阻值的變化是巨大的。
現(xiàn)有的嘗試提供了半導(dǎo)體襯底的基于應(yīng)變的改進(jìn)，其中利用了蝕刻停止里襯或嵌入SiGe結(jié)構(gòu)。n型溝道場效應(yīng)晶體管(nFET)需要在溝道上的拉伸力用于基于應(yīng)變的器件改進(jìn)，而p型溝道場效應(yīng)晶體管(pFET)需要在溝道上的壓縮力用于基于應(yīng)變的器件改進(jìn)。半導(dǎo)體器件的進(jìn)一步小型化需要控制在襯底中產(chǎn)生的應(yīng)變水平以及開發(fā)新方法用于增加可以產(chǎn)生的應(yīng)變。
從上述現(xiàn)有技術(shù)來看，存在持續(xù)的需求，在體Si或SOI襯底中提供應(yīng)變Si襯底，其中對于nFET和pFET器件，襯底都可以適當(dāng)?shù)貞?yīng)變。

發(fā)明內(nèi)容
本發(fā)明提供了一種應(yīng)變Si襯底，其中襯底的nFET區(qū)域發(fā)生拉伸應(yīng)變，襯底的pFET區(qū)域發(fā)生壓縮應(yīng)變。本發(fā)明還提供了結(jié)合體Si或SOI襯底結(jié)構(gòu)的應(yīng)變Si襯底。
通過在半導(dǎo)體層下設(shè)置壓縮SiGe層或拉伸Si:C層，在本發(fā)明中實(shí)現(xiàn)了上述目的。術(shù)語“壓縮SiGe層”表示發(fā)生內(nèi)部壓縮應(yīng)變(也稱為本征壓縮應(yīng)變)的SiGe層，其中通過較大晶格尺寸的壓縮SiGe層與較小晶格尺寸的在其上外延生長壓縮SiGe層的層之間的晶格失配，來產(chǎn)生壓縮應(yīng)變。術(shù)語“拉伸Si:C層”表示發(fā)生內(nèi)部拉伸應(yīng)變(也稱為本征拉伸應(yīng)變)的Si:C層，其中通過較小晶格尺寸的拉伸Si:C層與較大晶格尺寸的在其上外延生長拉伸Si:C層的層之間的晶格失配，來產(chǎn)生拉伸應(yīng)變。
壓縮SiGe層彈性地將拉伸應(yīng)力傳遞到上面的半導(dǎo)體層。因此，壓縮SiGe層提供了對n型場效應(yīng)晶體管(nFET)的基于應(yīng)變的器件改進(jìn)。拉伸Si:C層彈性地將壓縮應(yīng)變傳遞到上面的半導(dǎo)體層。因此，拉伸Si:C層提供了對p型場效應(yīng)晶體管(pFET)的基于應(yīng)變的器件改進(jìn)。具體地說，本發(fā)明的應(yīng)變Si襯底包括襯底；在襯底上的第一疊層，該第一疊層包括襯底的第一含Si部分、在襯底的第一含Si部分上的壓縮層、以及在壓縮層上的第一半導(dǎo)體層；在襯底上的第二疊層，該第二疊層包括襯底的第二含Si部分、在襯底的第二含Si部分上的拉伸層、以及在拉伸層上的第二半導(dǎo)體層；以及分離第一疊層和第二疊層的隔離區(qū)域。
結(jié)合到第一疊層中的壓縮層的晶格尺寸大于下面的襯底的含Si部分。壓縮層可以包括SiGe。第一半導(dǎo)體層可以是晶格尺寸小于壓縮層的含Si材料。
壓縮層彈性地將拉伸應(yīng)變傳遞到上面的第一半導(dǎo)體層。因此，第一半導(dǎo)體層發(fā)生應(yīng)變以提供對nFET器件的應(yīng)變Si器件改進(jìn)，其中從壓縮層傳遞到上面的第一半導(dǎo)體層的拉伸應(yīng)變增加了n型溝道的載流子遷移率。
結(jié)合到第二疊層中的拉伸層的晶格尺寸小于下面的襯底的含Si部分。拉伸層可以包括摻雜碳的硅(Si:C)。第二半導(dǎo)體層可以是晶格尺寸大于拉伸層的含Si材料。
拉伸層彈性地將壓縮應(yīng)變傳遞到第二半導(dǎo)體層。因此，第二半導(dǎo)體層發(fā)生應(yīng)變以提供對pFET器件的應(yīng)變Si器件改進(jìn)，其中從拉伸層傳遞到上面的第二半導(dǎo)體層的壓縮應(yīng)變增加了p型溝道的載流子遷移率。在其上形成有第一疊層和第二疊層的襯底可以是SOI襯底或體Si襯底。
本發(fā)明的另一方面是用于形成上述應(yīng)變Si襯底的方法。具體地說，本發(fā)明的用于形成應(yīng)變Si襯底的方法包括提供含Si襯底；在含Si襯底的第一部分上形成第一疊層，該第一疊層包括位于含Si襯底的第一部分上的壓縮層、在壓縮層上的第一半導(dǎo)體層、以及在第一半導(dǎo)體層上的第一蝕刻阻擋層；在含Si襯底的第二部分上形成第二疊層，該第二疊層包括位于含Si襯底的第二部分上的拉伸層、在拉伸層上的第二半導(dǎo)體層、以及在第二半導(dǎo)體層上的第二蝕刻阻擋層；蝕刻含Si襯底，相對于第一蝕刻阻擋層和第二蝕刻阻擋層具有選擇性，其中壓縮層彈性地將拉伸應(yīng)變傳遞到第一半導(dǎo)體層，并且拉伸層彈性地將壓縮應(yīng)變傳遞到第二半導(dǎo)體層；除去第一蝕刻阻擋層和第二蝕刻阻擋層；以及在第一疊層和第二疊層之間形成隔離區(qū)域。
可以通過在含Si襯底上外延生長SiGe來形成壓縮層，其中SiGe的生長厚度小于SiGe的臨界厚度。如果SiGe的厚度大于臨界厚度，該層由于缺陷的形成將發(fā)生弛豫。可以通過外延生長Si、并在其中就地?fù)诫s碳來形成拉伸層。拉伸Si:C層的生長厚度小于Si:C的臨界厚度。如果Si:C的厚度超過其臨界厚度，該層將由于缺陷的形成將發(fā)生弛豫。為了維持拉伸層內(nèi)的拉伸，Si:C的厚度不能大于臨界厚度。


圖1(a)(通過截面圖)示出了本發(fā)明的一個(gè)實(shí)施例，其中包括SOI襯底，所述襯底具有壓縮應(yīng)變半導(dǎo)體部分和拉伸應(yīng)變半導(dǎo)體部分；圖1(b)(通過截面圖)示出了本發(fā)明的一個(gè)實(shí)施例，其中包括體Si襯底，所述襯底包括壓縮應(yīng)變半導(dǎo)體部分和拉伸應(yīng)變半導(dǎo)體部分；圖2(通過截面圖)示出了本發(fā)明的一個(gè)實(shí)施例中的壓縮應(yīng)力和拉伸應(yīng)力，其中具有包括SiGe層的材料疊層；圖3(通過截面圖)示出了本發(fā)明的一個(gè)實(shí)施例中的壓縮應(yīng)力和拉伸應(yīng)力，其中具有包括Si:C層的材料疊層；圖4(a)-10(a)(通過截面圖)示出了制造如圖1(a)所示結(jié)構(gòu)的工藝步驟；圖4(b)-10(b)(通過截面圖)示出了制造如圖1(b)所示結(jié)構(gòu)的工藝步驟。
具體實(shí)施例方式
本發(fā)明提供了襯底及其形成方法，所述襯底包括壓縮應(yīng)變半導(dǎo)體部分和拉伸應(yīng)變半導(dǎo)體部分。
本發(fā)明通過在襯底上形成第一和第二材料疊層，有利地提供了同時(shí)具有壓縮應(yīng)變和拉伸應(yīng)變半導(dǎo)體部分的襯底，其中第一材料疊層包括壓縮層，其彈性地將拉伸應(yīng)變傳遞到上面的半導(dǎo)體部分，而第二材料疊層包括拉伸層，其彈性的將壓縮應(yīng)變傳遞到上面的半導(dǎo)體部分。現(xiàn)在參考本申請的附圖更詳細(xì)地說明本發(fā)明。在所述附圖中，類似的標(biāo)號表示類似或?qū)?yīng)的部分。
本發(fā)明提供不同晶格材料的材料疊層，用于可以結(jié)合到同一襯底上的nFET和pFET器件。有利的是，nFET具有拉伸應(yīng)變的溝道區(qū)域，而pFET具有壓縮應(yīng)變的溝道，其中施加到溝道上的應(yīng)變提高了器件的性能。
參考圖1(a)，在本發(fā)明的一個(gè)實(shí)施例中，在絕緣體上硅(SOI)襯底30的掩埋絕緣層15上設(shè)置nFET疊層11和pFET疊層12，其中由隔離區(qū)域13分離nFET疊層11和pFET疊層12。
nFET疊層11包括第一半導(dǎo)體層16、壓縮SiGe層17以及含Si襯底部分18。從SOI襯底30的上含Si層形成含Si襯底部分18。壓縮SiGe層17彈性地將拉伸應(yīng)變傳遞到上面的第一半導(dǎo)體層16上。第一半導(dǎo)體層16發(fā)生拉伸應(yīng)變，從而非常適于作為nFET器件的溝道區(qū)域。
pFET疊層12包括第二半導(dǎo)體層20、拉伸Si:C層21以及含Si襯底部分18。從SOI襯底30的上含Si層形成含Si襯底部分18。拉伸Si:C層21彈性地將壓縮應(yīng)變傳遞到上面的第二半導(dǎo)體層20。第二半導(dǎo)體層20發(fā)生壓縮應(yīng)變，從而非常適于作為pFET器件的溝道區(qū)域。
圖1(b)示出了本發(fā)明的另一個(gè)實(shí)施例，其中在體硅(體Si)襯底14上形成nFET疊層11和pFET疊層12。在該實(shí)施例中，nFET疊層11和pFET疊層12的含Si襯底部分18是體Si襯底14的臺面部分，其通過利用定時(shí)定向蝕刻工藝形成。
參考圖2，通過位于疊層結(jié)構(gòu)中的不同晶格材料的適當(dāng)結(jié)合，形成了在nFET疊層11的第一半導(dǎo)體層16中形成的拉伸應(yīng)變。尤其是，含Si襯底部分18和壓縮SiGe層17的晶格結(jié)構(gòu)允許SiGe層被壓縮應(yīng)變。所述壓縮應(yīng)變的是由于在較小晶格尺寸的下面的含Si襯底部分18上外延生長較大晶格尺寸的SiGe而導(dǎo)致的。硅的晶格尺寸大約為5.43，而Ge的晶格尺寸大約為5.65。在外延生長中，生長SiGe以使SiGe的較大的晶格結(jié)構(gòu)生長在下面的含Si襯底部分18的較小晶格結(jié)構(gòu)的上面，并與其對準(zhǔn)。因此，將SiGe生長為具有較小的晶格而不是能量最適的，從而在SiGe中形成壓縮應(yīng)變。
在壓縮SiGe層17上外延生長第一半導(dǎo)體層16，其中第一半導(dǎo)體層16包括含Si材料，所述材料的晶格結(jié)構(gòu)小于壓縮SiGe層17。在外延生長第一半導(dǎo)體層16后，蝕刻nFET疊層11，使得壓縮SiGe層17的暴露邊緣彈性地弛豫，并將拉伸應(yīng)變傳遞到上面的第一半導(dǎo)體層16。參考圖2，提供了對本發(fā)明的nFET疊層11的一個(gè)實(shí)施例的模擬，其中實(shí)線表示拉伸應(yīng)力，虛線表示壓縮應(yīng)力。在所示的模擬中，形成厚度在約250量級的壓縮SiGe層17，其包括濃度為約25％的原子重量％的Ge，其中通過上述的晶格失配，產(chǎn)生約2000MPa量級的壓縮應(yīng)力。再參考圖2，壓縮SiGe層17彈性地將250MPa量級的拉伸應(yīng)力傳遞到上面的第一半導(dǎo)體層16，所述層16包括厚度在約250量級的外延生長硅。
現(xiàn)在參考圖3，通過位于疊層結(jié)構(gòu)中的不同晶格尺寸的材料的適當(dāng)結(jié)合，產(chǎn)生了在pFET疊層12的第二半導(dǎo)體層20中產(chǎn)生的壓縮應(yīng)變。尤其是，含Si襯底部分18和拉伸Si:C層21的晶格結(jié)構(gòu)允許Si:C層21被拉伸應(yīng)變。所述拉伸應(yīng)變是由于在較大晶格尺寸的下面的含Si襯底部分18上外延生長較小晶格尺寸的Si:C層而導(dǎo)致的。引入Si中的碳原子的尺寸足夠小，使得當(dāng)將碳原子結(jié)合到Si材料層中時(shí)，在碳原子周圍產(chǎn)生拉伸應(yīng)變場。通過將碳結(jié)合到Si材料層中，在材料層中對于每2％的原子重量％的碳可以產(chǎn)生約1000MPa量級的拉伸應(yīng)變。
外延生長拉伸Si:C層21，從而Si:C的較小晶格結(jié)構(gòu)在下面的含Si層18的較大晶格結(jié)構(gòu)上生長，并與其對準(zhǔn)。因此，將Si:C生長為具有較大晶格而不是能量最適的，從而在Si:C中產(chǎn)生拉伸應(yīng)變。
在拉伸Si:C層21上外延生長第二半導(dǎo)體層20，其中第二半導(dǎo)體層20包括含Si材料，所述材料的晶格結(jié)構(gòu)大于拉伸Si:C層21。在外延生長第二半導(dǎo)體層20后，蝕刻pFET疊層12，以使拉伸Si:C層21的暴露邊緣彈性地弛豫并將壓縮應(yīng)變傳遞到上面的第二半導(dǎo)體層20。
參考圖3，提供了對本發(fā)明的pFET疊層12的一個(gè)實(shí)施例的模擬，其中實(shí)線表示拉伸應(yīng)力，虛線表示壓縮應(yīng)力。在所示的模擬中，形成厚度在250量級的拉伸Si:C層21，其包括濃度為約4％的原子重量％的C，其中通過上述晶格失配產(chǎn)生的拉伸應(yīng)力為約2000MPa量級。再參考圖3，拉伸Si:C層21彈性地將250MPa量級的壓縮應(yīng)力傳遞到上面的第二半導(dǎo)體層20，所述層20包括厚度在約250量級的外延生長硅。
如上所述，通過沉積具有與在其上生長材料層(如含硅襯底)的表面不同的能量最適晶格尺寸的材料層(如壓縮SiGe層17或拉伸Si:C層21)，產(chǎn)生了應(yīng)變，因?yàn)樗霾牧蠈拥木Ц癯叽绨l(fā)生了應(yīng)變，以匹配在其上生長材料層的表面的晶格尺寸。這種生長形式可以稱為假晶生長。
只要所述材料層的生長厚度小于等于其臨界厚度，將保持在所述材料層中產(chǎn)生的應(yīng)變。如果材料層的生長厚度大于其臨界厚度，材料層將生長為具有其能量最適的晶格尺寸，所述晶格尺寸不同于在其上生長材料層的表面的晶格尺寸。這種生長可以稱為不適應(yīng)(incommensurate)生長，其中材料層的晶格尺寸不再匹配在其上沉積材料層的表面。材料層與在其上生長材料層的表面的晶格尺寸的差異，導(dǎo)致了失配位錯(cuò)的形成。
一旦沉積的層超過其臨界厚度，通過例如位錯(cuò)運(yùn)動(dòng)的滑移機(jī)制將發(fā)生弛豫。弛豫不利地減小了在沉積的層中形成的內(nèi)部應(yīng)變?！芭R界厚度”是所述層不發(fā)生弛豫的最大厚度。
為了保持在本發(fā)明的壓縮SiGe層17、拉伸Si:C層21、第一半導(dǎo)體層16以及第二半導(dǎo)體層20中形成的應(yīng)變，在其中形成應(yīng)變的層的厚度必須低于其臨界厚度。以位錯(cuò)密度表示，本發(fā)明的臨界厚度是應(yīng)變層的最大厚度，其中位錯(cuò)密度小于1.0×105cm-2。
下面將更加詳細(xì)地討論用于形成同時(shí)包括適當(dāng)應(yīng)變的nFET和pFET區(qū)域的含Si襯底的方法。參考圖4(a)-9(a)描述用于在如圖1(a)所示的絕緣體上硅(SOI)襯底上形成適當(dāng)應(yīng)變的nFET和pFET區(qū)域的方法。參考圖4(b)-9(b)描述用于在如圖1(b)所示的體Si襯底上形成適當(dāng)應(yīng)變的nFET和pFET區(qū)域的方法。
參考圖4(a)，提供了SOI襯底30，其包括底部含Si層19、在底部含Si層19上的掩埋絕緣層15、以及在掩埋絕緣層15表面上的頂部含Si層18。這里使用的術(shù)語“含Si層”表示包括硅的材料。含Si材料的說明性示例包括但不限于Si、SiGe、SiGeC、SiC、多晶硅即polySi、外延硅即epi-Si、非晶硅即a:Si、及其多層。用于頂部和底部含Si層18和19的優(yōu)選含Si材料為Si。
SOI襯底10的頂部含Si層18通常具有小于約300nm的垂直厚度tv，即厚度，其垂直厚度通常為約20nm到約50nm。頂部含Si層18的成分的晶格尺寸應(yīng)該小于隨后形成的壓縮SiGe層的晶格尺寸、大于隨后形成的拉伸Si:C層的晶格尺寸。下文中將頂部含Si層18稱為含Si襯底部分18。
掩埋絕緣層15的厚度可以變化，不過通常掩埋絕緣層15的厚度小于約350nm，更優(yōu)選為約70nm到約150nm。底部含Si層19的厚度對于本發(fā)明是不重要的。
利用本領(lǐng)域的技術(shù)人員所熟知的技術(shù)形成SOI襯底30。例如可以利用熱鍵合工藝形成SOI襯底30，或者可選地，可以利用離子注入工藝形成SOI襯底30，其在本領(lǐng)域中是指氧離子注入隔離(SIMOX)。當(dāng)采用熱鍵合工藝來形成SOI襯底30時(shí)，可以利用可選的薄化步驟使頂部含Si層18薄化為超薄結(jié)構(gòu)，其量級小于50nm。襯底30也可以為體Si襯底14，優(yōu)選包括單晶Si，如圖4(b)所示。
參考圖5(a)，然后在如圖4(a)所示的整個(gè)SOI襯底30上形成壓縮SiGe層17?？梢岳猛庋由L工藝生長壓縮SiGe層17。壓縮SiGe層17的Ge含量可以在5％到50％的原子重量％的范圍，優(yōu)選在10％到20％的范圍，更優(yōu)選為15％。
壓縮SiGe層17的生長厚度小于其臨界厚度。通常，壓縮SiGe層17的生長厚度的范圍為從約10nm到約100nm。壓縮SiGe層17的臨界厚度取決于該層的Ge濃度。該臨界厚度還易于受到高溫處理步驟例如活性退火的影響，該高溫處理步驟在約1100℃的量級。SiGe生長工藝的溫度在從約500℃到約800℃的范圍。在一個(gè)實(shí)例中，當(dāng)壓縮SiGe層17的Ge含量在約15％的原子重量％的量級時(shí)，壓縮SiGe層17的臨界厚度在約100nm的量級。注意，高溫處理步驟可能將壓縮SiGe層17的臨界厚度減小到約20nm。圖5(b)示出了當(dāng)在體Si襯底14上形成壓縮SiGe層17時(shí)的該工藝步驟。
參考圖5(a)，然后在壓縮SiGe層17上形成第一半導(dǎo)體層16。第一半導(dǎo)體層16包括外延生長含Si材料，其晶格尺寸小于下面的壓縮SiGe層17的晶格尺寸。
第一半導(dǎo)體層16可以生長為小于其臨界厚度的厚度。通常，第一半導(dǎo)體層16的生長厚度可以在從約10nm到約100nm的范圍。第一半導(dǎo)體層16的臨界厚度在100nm或更小的量級，取決于下面的壓縮SiGe層17的性質(zhì)。在一個(gè)實(shí)例中，當(dāng)壓縮SiGe層17的Ge含量在約15％的原子重量％的量級時(shí)，第一半導(dǎo)體層16的臨界厚度在約100nm的量級。注意，高溫處理步驟可能將第一半導(dǎo)體層16的臨界厚度減小到約20nm。圖5(b)示出了當(dāng)在位于體Si襯底14上的壓縮SiGe層17上形成第一半導(dǎo)體層16時(shí)的該工藝步驟。
參考圖5(a)，在第一半導(dǎo)體層16上沉積形成第一覆蓋層22。第一覆蓋層22可以是任何介質(zhì)，如氧化物、氮化物、或氧氮化物，優(yōu)選為氮化物，如Si3N4。這里還考慮了所述介質(zhì)的組合。利用沉積方法沉積第一覆蓋層22，所述方法如化學(xué)氣相沉積(CVD)、等離子體輔助CVD、高密度化學(xué)氣相沉積(HDCVD)、以及化學(xué)溶液沉積。第一覆蓋層22的厚度優(yōu)選為在從約20nm到約30nm的范圍。圖5(b)示出了當(dāng)利用體Si襯底14時(shí)的該工藝步驟。
參考圖6(a)，在下一個(gè)工藝步驟中構(gòu)圖和蝕刻第一覆蓋層22以提供蝕刻掩膜，所述掩膜隨后用于構(gòu)圖nFET疊層。尤其是，這樣形成圖形在將被蝕刻的表面上施加光致抗蝕劑；將光致抗蝕劑暴露在照射圖形下；以及然后利用常規(guī)的抗蝕劑顯影器將圖形顯影到光致抗蝕劑中。一旦完成對光致抗蝕劑的構(gòu)圖，由光致抗蝕劑覆蓋的第一覆蓋層22的部分受到保護(hù)，而利用選擇性蝕刻工藝除去暴露的區(qū)域，所述選擇性蝕刻工藝除去第一覆蓋層22的未保護(hù)區(qū)域，而基本上不蝕刻下面的第一半導(dǎo)體層16。然后將構(gòu)圖的第一覆蓋層22用作蝕刻掩膜，來蝕刻第一半導(dǎo)體層16和壓縮SiGe層17。優(yōu)選利用例如反應(yīng)離子蝕刻的定向蝕刻工藝來蝕刻第一半導(dǎo)體層16和壓縮SiGe層17。
在優(yōu)選實(shí)施例中，利用這樣的蝕刻化學(xué)試劑來蝕刻第一半導(dǎo)體層16，所述試劑基本上不蝕刻第一覆蓋層22或下面的壓縮SiGe層17。在蝕刻第一半導(dǎo)體層16后，然后利用基本上不蝕刻含Si襯底部分18的蝕刻化學(xué)試劑蝕刻壓縮SiGe層17。圖6(b)示出了對在體Si襯底14上的第一覆蓋層22、第一半導(dǎo)體層16以及壓縮SiGe層17的構(gòu)圖和蝕刻。
參考圖7(a)，然后在圖6(a)所示的整個(gè)結(jié)構(gòu)的上形成拉伸Si:C層21。可以利用外延生長工藝生長拉伸Si:C層21。拉伸Si:C層21的C含量小于約6％的原子重量％，優(yōu)選在從1％到4％的范圍，更優(yōu)選為3％。拉伸Si:C層17的生長厚度小于其臨界厚度。通常，拉伸Si:C層17的生長厚度在從約10nm到約100nm的范圍。拉伸Si:C層17的臨界厚度取決于該層的C濃度。Si:C生長工藝的溫度可以在從約500℃到約800℃的范圍。在一個(gè)實(shí)例中，當(dāng)拉伸Si:C層21的C含量在約3％的原子重量％的量級時(shí)，拉伸Si:C層21的臨界厚度在約100nm的量級。注意，高溫處理步驟可能將拉伸Si:C層17的臨界厚度減小到約20nm。
參考圖7(a)，然后在拉伸Si:C層21上形成第二半導(dǎo)體層20。第二半導(dǎo)體層包括外延生長含Si材料，所述材料的晶格尺寸大于下面的拉伸Si:C層21的晶格尺寸。
第二半導(dǎo)體層20的生長厚度可以小于其臨界厚度。通常，第二半導(dǎo)體層20的生長厚度可以在從約10nm到約100nm的范圍。第二半導(dǎo)體層20的臨界厚度在100nm或更小的量級，取決于下面的拉伸Si:C層20的性質(zhì)。在一個(gè)實(shí)例中，當(dāng)拉伸Si:C層21的C含量在約3％的原子重量％的量級時(shí)，第二半導(dǎo)體層20的臨界厚度在約100nm的量級。注意，高溫處理步驟可能將第二半導(dǎo)體層20的臨界厚度減小到約20nm。圖7(b)示出了當(dāng)在位于體Si襯底14上的拉伸Si:C層21上形成第二半導(dǎo)體層20時(shí)的該工藝步驟。
參考圖7(a)，然后在第二半導(dǎo)體層20上形成第二覆蓋層23。第二覆蓋層23可以是任何介質(zhì)，如氧化物、氮化物、氧氮化物或其組合，優(yōu)選為氮化物，如Si3N4。利用沉積方法沉積第二覆蓋層23，所述方法如化學(xué)氣相沉積(CVD)、等離子體輔助CVD、高密度化學(xué)氣相沉積(HDCVD)、以及化學(xué)溶液沉積。第二覆蓋層23的厚度在從約20nm到約30nm的范圍。圖7(b)示出了當(dāng)利用體Si襯底14時(shí)的該工藝步驟。
參考圖8(a)，在下一個(gè)工藝步驟中構(gòu)圖和蝕刻第二覆蓋層23以提供蝕刻掩膜，所述掩膜隨后用于構(gòu)圖pFET疊層。尤其是，這樣形成圖形在將被蝕刻的表面上施加光致抗蝕劑；將光致抗蝕劑暴露在照射圖形下；以及然后利用常規(guī)的抗蝕劑顯影器將圖形顯影到光致抗蝕劑中。
一旦完成對光致抗蝕劑的構(gòu)圖，由光致抗蝕劑覆蓋的第二覆蓋層23的部分受到保護(hù)，而利用選擇性蝕刻工藝除去暴露的區(qū)域，所述選擇性蝕刻工藝除去第二覆蓋層23的未保護(hù)區(qū)域，而基本上不蝕刻下面的第二半導(dǎo)體層20。然后將構(gòu)圖的第二覆蓋層23用作蝕刻掩膜，來蝕刻第二半導(dǎo)體層20和拉伸Si:C層21。優(yōu)選利用例如反應(yīng)離子蝕刻的定向蝕刻工藝來蝕刻第二半導(dǎo)體層20和拉伸Si:C層21。
在優(yōu)選實(shí)施例中，利用這樣的蝕刻化學(xué)試劑來蝕刻第二半導(dǎo)體層20，所述試劑基本上不蝕刻第二覆蓋層23或下面的拉伸Si:C層21。在蝕刻第二半導(dǎo)體層20后，然后利用基本上不蝕刻含Si襯底部分18的蝕刻化學(xué)試劑蝕刻拉伸Si:C層21。注意，第一覆蓋層22在該蝕刻步驟中保護(hù)下面的第一半導(dǎo)體層16和壓縮SiGe層17的部分。圖8(b)示出了對在體Si襯底14上的第二覆蓋層23、第二半導(dǎo)體層20以及拉伸Si:C層21的構(gòu)圖和蝕刻。
參考圖9(a)，在下一個(gè)工藝步驟中，然后利用高選擇性直接蝕刻工藝蝕刻含Si襯底部分18，所述工藝如反應(yīng)離子蝕刻，其中第一覆蓋層22和第二覆蓋層23用作nFET疊層11和pFET疊層12的蝕刻掩膜。優(yōu)選為，蝕刻化學(xué)試劑選擇性地蝕刻含Si襯底部分18，而基本不蝕刻第一覆蓋層22和第二覆蓋層23以及掩埋絕緣層15。該蝕刻工藝可以定時(shí)或利用端點(diǎn)檢測。在蝕刻含Si襯底部分18后，利用濕蝕刻工藝除去第一覆蓋層22和第二覆蓋層23。
圖9(b)示出了當(dāng)在體Si襯底14上形成應(yīng)變nFET11和pFET12疊層時(shí)的該工藝步驟。在該實(shí)施例中，利用高選擇性的定向蝕刻工藝如反應(yīng)離子蝕刻，來蝕刻體Si襯底14的上表面，其中第一覆蓋層22和第二覆蓋層23用作nFET疊層11和pFET疊層12的蝕刻掩膜。在該實(shí)施例中，蝕刻工藝可以定時(shí)，從而使體Si襯底14的表面的蝕刻深度在從約20nm到約50nm的范圍。在襯底蝕刻時(shí)由第一和第二覆蓋層22、23保護(hù)的體Si襯底14并在壓縮SiGe層17和拉伸Si:C層21的下面的部分是nFET和pFET疊層11、12的含Si襯底部分18。
參考圖9(a)，然后形成隔離區(qū)域13，用于分離nFET疊層11和pFET疊層12?？梢钥蛇x地用常規(guī)的里襯材料如氧化物或氮化物給隔離區(qū)域13加襯里，并且然后利用CVD或其它類似的沉積工藝用絕緣材料來填充溝槽?？梢钥蛇x地在沉積后硬化所述介質(zhì)?？梢钥蛇x地利用例如化學(xué)機(jī)械拋光(CMP)的常規(guī)平面化工藝來提供平面結(jié)構(gòu)。
圖9(b)示出了形成隔離區(qū)域13用于分離nFET疊層11和pFET疊層12，其中nFET疊層11和pFET疊層12位于體Si襯底14上。在該實(shí)施例中，區(qū)域18表示體襯底上的平臺(即未蝕刻)部分。
然后可以進(jìn)行常規(guī)的nFET和pFET形成工藝，以如圖10(a)和10(b)所示，在nFET疊層11上形成至少一個(gè)nFET器件35，以及在pFET疊層12上形成至少一個(gè)pFET器件40。
盡管參考本發(fā)明的優(yōu)選實(shí)施例特定地示出和描述了本發(fā)明，但是應(yīng)該理解，在不偏離本發(fā)明的精神和范圍下，本領(lǐng)域的技術(shù)人員可以在形式和細(xì)節(jié)上對本發(fā)明進(jìn)行上述和其它修改。因此，本發(fā)明不局限于所述和所示出的特定形式和細(xì)節(jié)，而是落入所附權(quán)利要求書的范圍中。
權(quán)利要求
1.一種半導(dǎo)體材料，包括襯底；在所述襯底上的第一疊層，所述第一疊層包括所述襯底的第一含Si部分、在所述襯底的所述第一含Si部分上的壓縮層、以及在所述壓縮層上的第一半導(dǎo)體層；以及在所述襯底上的第二疊層，所述第二疊層包括所述襯底的第二含Si部分、在所述襯底的所述第二含Si部分上的拉伸層、以及在所述拉伸層上的第二半導(dǎo)體層。
2.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述襯底是絕緣體上硅襯底或體硅襯底。
3.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述壓縮層包括SiGe，所述SiGe的Ge濃度在從約5％到約30％的原子重量百分?jǐn)?shù)的范圍。
4.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述拉伸層包括摻雜碳的硅，所述碳的濃度在從約1％到約6％的原子重量百分?jǐn)?shù)的范圍。
5.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述壓縮層彈性地將拉伸應(yīng)力傳遞到所述第一半導(dǎo)體層。
6.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述拉伸層彈性地將壓縮應(yīng)力傳遞到所述第二半導(dǎo)體層。
7.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述壓縮層和所述拉伸層的厚度在約10nm到約100nm的范圍。
8.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中在所述第一疊層上形成至少一個(gè)nFET器件。
9.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中在所述第二疊層上形成至少一個(gè)pFET器件。
10.根據(jù)權(quán)利要求1的半導(dǎo)體材料，其中所述第一疊層和所述第二疊層被隔離區(qū)域分離。
11.一種形成半導(dǎo)體材料方法，包括以下步驟提供含Si襯底；在所述含Si襯底的第一部分上形成第一疊層，所述第一疊層包括位于所述含Si襯底的所述第一部分上的壓縮層、在所述壓縮層上的第一半導(dǎo)體層、以及在所述第一半導(dǎo)體層上的第一蝕刻阻擋層；在所述含Si襯底的第二部分上形成第二疊層，所述第二疊層包括位于所述含Si襯底的所述第二部分上的拉伸層、在所述拉伸層上的第二半導(dǎo)體層、以及在所述第二半導(dǎo)體層上的第二蝕刻阻擋層；蝕刻所述含Si襯底，相對于所述第一蝕刻阻擋層和所述第二蝕刻阻擋層具有選擇性，其中所述壓縮層彈性地將拉伸應(yīng)變傳遞到所述第一半導(dǎo)體層，并且所述拉伸層彈性地將壓縮應(yīng)變傳遞到所述第二半導(dǎo)體層；除去所述第一蝕刻阻擋層和所述第二蝕刻阻擋層；以及在所述第一疊層和所述第二疊層之間形成隔離區(qū)域。
12.根據(jù)權(quán)利要求11的方法，其中所述壓縮層包括SiGe。
13.根據(jù)權(quán)利要求12的方法，其中所述SiGe的Ge濃度在從約5％到約30％的原子重量百分?jǐn)?shù)的范圍。
14.根據(jù)權(quán)利要求11的方法，其中所述拉伸層包括Si:C，其中所述Si:C的碳濃度小于約6％的原子重量百分?jǐn)?shù)。
15.根據(jù)權(quán)利要求12的方法，其中形成所述第一疊層的步驟還包括在所述含Si襯底上外延生長SiGe，其中所述SiGe的生長厚度小于SiGe的臨界厚度；在所述SiGe上外延生長所述第一半導(dǎo)體層，其中所述第一半導(dǎo)體層的厚度小于第一半導(dǎo)體層的臨界厚度；以及沉積所述第一蝕刻阻擋層，其中所述第一蝕刻阻擋層包括介質(zhì)。
16.根據(jù)權(quán)利要求15的方法，其中所述SiGe的臨界厚度是這樣的尺寸，在所述尺寸下所述SiGe層為壓縮的。
17.根據(jù)權(quán)利要求15的方法，其中所述SiGe的臨界厚度和所述半導(dǎo)體層的臨界厚度是一個(gè)最大尺寸，在所述最大尺寸下，在所述SiGe和所述第一半導(dǎo)體層中形成的缺陷小于1.0×105cm-2。
18.根據(jù)權(quán)利要求14的方法，其中形成所述第二疊層的步驟還包括在所述含Si襯底上外延生長Si:C，其中所述Si:C的生長厚度小于Si:C的臨界厚度；在所述Si:C上外延生長所述第二半導(dǎo)體層，其中所述第二半導(dǎo)體層的厚度小于第二半導(dǎo)體層的臨界厚度；以及沉積所述第二蝕刻阻擋層，其中所述第二蝕刻阻擋層包括介質(zhì)。
19.根據(jù)權(quán)利要求18的方法，其中所述Si:C的臨界厚度是這樣的尺寸，在所述尺寸下所述Si:C層為拉伸的。
20.根據(jù)權(quán)利要求18的方法，其中所述Si:C的臨界厚度和所述半導(dǎo)體層的臨界厚度是一個(gè)最大尺寸，在所述最大尺寸下，在所述Si:C層和所述第二半導(dǎo)體層中形成的缺陷小于1.0×105cm-2。
全文摘要
本發(fā)明提供了一種應(yīng)變Si結(jié)構(gòu)，其中該結(jié)構(gòu)的nFET區(qū)域發(fā)生拉伸應(yīng)變，該結(jié)構(gòu)的pFET區(qū)域發(fā)生壓縮應(yīng)變。具體地說，應(yīng)變Si結(jié)構(gòu)包括襯底；在襯底上的第一疊層，該第一疊層包括襯底的第一含Si部分、在襯底的第一含Si部分上的壓縮層、以及在壓縮層上的第一半導(dǎo)體層；以及在襯底上的第二疊層，該第二疊層包括襯底的第二含Si部分、在襯底的第二含Si部分上的拉伸層、以及在拉伸層上的第二半導(dǎo)體層。
文檔編號H01L21/70GK1705077SQ20051006911
公開日2005年12月7日 申請日期2005年5月10日 優(yōu)先權(quán)日2004年6月3日
發(fā)明者D·奇丹巴爾拉奧, O·H·多庫馬奇, O·格盧斯陳克夫, 朱慧瓏 申請人:國際商業(yè)機(jī)器公司