專利名稱：自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種非揮發(fā)性存儲(chǔ)元件(Non-volatile MemoryDevice)的制造方法，且特別是有關(guān)于一種自行對(duì)準(zhǔn)三分式柵極(TripleSelf-aligned Split-gate)非揮發(fā)性存儲(chǔ)元件的制造方法。
背景技術(shù)：
電可編程可擦除只讀存儲(chǔ)器(Electrically Erasable ProgrammableMemory，簡(jiǎn)稱EEPROM)單元(Cell)是一種只需很低操作電流(OperationCurrent)的非揮發(fā)性可寫入與抹除的存儲(chǔ)單元。一電可編程可擦除只讀存儲(chǔ)器的單位單元可通過(guò)聯(lián)結(jié)一存儲(chǔ)晶體管(Memory Transistor)與一選擇晶體管(Select Transistor)形成。某些電可編程可擦除只讀存儲(chǔ)器設(shè)計(jì)整合以合并兩種晶體管的特征。閃存(FLASH Memory)為一種類似電可編程可擦除只讀存儲(chǔ)器的單一晶體管單元。閃存單元的尺寸大約是兩晶體管的電可編程可擦除只讀存儲(chǔ)器的一半。
閃存的設(shè)計(jì)不同于其它根據(jù)所需而于每存儲(chǔ)單元中有一或數(shù)個(gè)晶體管的存儲(chǔ)單元結(jié)構(gòu)。雖然分離式柵極快閃存儲(chǔ)單元等同于兩晶體管結(jié)構(gòu)，但是只需比單一晶體管所占半導(dǎo)體稍多的空間(Real Estate)。閃存介于選擇柵極(SelSelect Gate)與作為存儲(chǔ)單元晶體管信道(Channel)的硅基底區(qū)域之間的一浮置儲(chǔ)存柵極(Floating Storage Gate)。這種存儲(chǔ)單元的抹除、寫入或讀取需要注入電子至浮柵極或從浮柵極中去除電子。并且于其控制柵極、源極、漏極與基底應(yīng)用不同電壓的組合，以控制存儲(chǔ)單元的抹除、寫入與讀取。
為了使分離式柵極閃存適當(dāng)?shù)夭僮?，選擇柵極至少需要覆蓋漏極(或源極)和浮柵極間的距離。如果這段距離不是固定的，選擇柵極的長(zhǎng)度也許會(huì)因?yàn)榫嚯x的差異而需要過(guò)度補(bǔ)償，以擔(dān)保分離式柵極閃存能被適當(dāng)?shù)夭僮鳌６?，由于選擇性柵極長(zhǎng)度的過(guò)度補(bǔ)償(Overcompensation)，非自行對(duì)準(zhǔn)分離式柵極(Non-self-aligned Split Gate)制作工藝將阻礙存儲(chǔ)單元尺寸大小的定型(Scaling)。此外，組件特性如程序效能與存儲(chǔ)單元電流，也將被發(fā)生于非自行對(duì)準(zhǔn)柵極制作工藝中的對(duì)準(zhǔn)錯(cuò)誤(Misalignment)嚴(yán)重影響。

發(fā)明內(nèi)容
本發(fā)明一方面是描述一種自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，包括于一基底上形成一絕緣氧化層。通過(guò)沉積與自行對(duì)準(zhǔn)一第一多晶硅層于絕緣氧化層上，以形成數(shù)個(gè)浮柵極。然后在浮柵極間的基底上定義一源極區(qū)域。在源極區(qū)域上沉積一第二多晶硅層，并自行對(duì)準(zhǔn)至有關(guān)絕緣氧化層。于浮柵極旁沉積一第三多晶硅層。然后自行對(duì)準(zhǔn)第三多晶硅層于絕緣氧化層上，以形成數(shù)個(gè)選擇柵極。此外，于基底中至少定義一漏極區(qū)。
另一方面，本發(fā)明描述一種自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件，包括一絕緣氧化層、數(shù)個(gè)浮柵極、一源極區(qū)、數(shù)個(gè)選擇柵極與一接觸窗。其中具有一多晶硅層的浮柵極自行對(duì)準(zhǔn)至絕緣氧化層。在浮柵極間的源極區(qū)頂部形成有一第二多晶硅層。第二多晶硅層也自行對(duì)準(zhǔn)至絕緣氧化層。選擇柵極系鄰接浮柵極。另外，選擇柵極也自行對(duì)準(zhǔn)絕緣氧化層。一接觸窗被供以連接至一漏極區(qū)。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明。


圖1是公知一種分離式柵極快閃存儲(chǔ)元件的平面圖；圖2是公知一種分離式柵極快閃存儲(chǔ)元件的剖面圖；圖3至圖13是依照本發(fā)明一較佳實(shí)施例一種自行對(duì)準(zhǔn)三分式柵極快閃存儲(chǔ)元件的制造流程示意圖；圖3顯示于淺溝渠隔離結(jié)構(gòu)旁的基底，以于基底頂部表面形成一氧化層的實(shí)施例；圖4顯示于氧化層上沉積一犧牲多晶層(Sacrificial PolycrystallineLayer)；圖5顯示于施行一控制的多晶硅蝕刻以定義浮柵極區(qū)；圖6顯示于基底的源極區(qū)定義一光阻罩幕層；圖7顯示于源極區(qū)上形成一源極多晶硅線；圖8顯示利用一頂氧化層作為硬罩幕，以去除一非結(jié)晶的多晶硅層(Amorphous Polycrystalline Layer)與一浮柵極多晶層(Floating GatePoly)；圖9顯示于浮柵極任一側(cè)形成多晶選擇柵極；圖10顯示移動(dòng)整個(gè)芯片以準(zhǔn)備制作外部設(shè)備(Peripheral Device)單元
圖11顯示于基底上形成一薄氧化層與一漏極區(qū)；圖12顯示于圖11的結(jié)構(gòu)頂部沉積一鈷層，以形成自行對(duì)準(zhǔn)硅化鈷層(Cobalt Salicide)；圖13是依照本發(fā)明一較佳實(shí)施例一種快閃存儲(chǔ)數(shù)組(FLASHMemory Array)的平面圖。
標(biāo)號(hào)說(shuō)明100，200分離式柵極快閃存儲(chǔ)元件102，1304淺溝渠隔離區(qū)104，212，214浮柵極106，224，226選擇柵極108重疊位置110，1310接觸窗112，230，232，1106漏極區(qū)114，234，604源極區(qū)202，204存儲(chǔ)單元206，208穿隧氧化層210，300基底216，218浮柵極氧化層220，222絕緣層240氣體沉積制作工藝250距離302，306，402，504，506，704，706，900，904氧化層
304，1000多晶層400犧牲多晶層404，502浮柵極區(qū)406快閃存儲(chǔ)單元信道區(qū)408，1102氮化間隙壁600光阻罩幕層602離子植入制作工藝700，1100氧化間隙壁702源極多晶硅線500，800結(jié)構(gòu)902多晶間隙壁層1104暴露區(qū)1202自行對(duì)準(zhǔn)硅化鈷1300快閃存儲(chǔ)數(shù)組1302浮柵極多晶硅1306源極多晶硅1308選擇柵極多晶硅具體實(shí)施方式
為了表示上述以非自行對(duì)準(zhǔn)分離式柵極制作工藝的困難，本發(fā)明敘述一個(gè)自行對(duì)準(zhǔn)三分式柵極制作工藝的實(shí)例。依照本發(fā)明的實(shí)施例，浮置/選擇柵極的位置與長(zhǎng)度，以及有關(guān)場(chǎng)絕緣氧化區(qū)域(Field Isolation OxideRegion)的其它位置自行對(duì)準(zhǔn)的(彼此自動(dòng)對(duì)準(zhǔn))。此外，源極多晶層也是自行對(duì)準(zhǔn)的。自行對(duì)準(zhǔn)是由相同光罩(Photomask)決定的位置而產(chǎn)生的。在存儲(chǔ)元件中自動(dòng)的自行對(duì)準(zhǔn)會(huì)幫助存儲(chǔ)單元縮小。因此本發(fā)明提出一較佳實(shí)施例用以說(shuō)明而非限制本發(fā)明的方法，且不僅限于此實(shí)施例。
然而，于本發(fā)明的實(shí)施例之前，為強(qiáng)調(diào)公知方法的缺點(diǎn)，以圖1與圖2所示為例，圖1與圖2是公知一種分離式柵極快閃存儲(chǔ)元件100，200的簡(jiǎn)圖。如圖所示，包括公知一種分離式柵極快閃存儲(chǔ)元件100，200的平面圖(圖1)與剖面圖(圖2)。平面1顯示一場(chǎng)絕緣氧化層或淺溝渠隔離(Shallow Trench Isolation，簡(jiǎn)稱STI)區(qū)102。淺溝渠隔離區(qū)102分隔主動(dòng)組件區(qū)(Active Device Region)的一個(gè)組件區(qū)與另一組件區(qū)。然后，在淺溝渠隔離區(qū)102之間定義了快閃存儲(chǔ)元件100，200。而快閃存儲(chǔ)元件100，200包括各個(gè)部分(Feature)，像是定義并重疊部分淺溝渠隔離區(qū)102的浮柵極(Floating Gate)104。定義并覆蓋部分浮柵極104的控制(或選擇)柵極(Control Gate or Select Gate)106。柵極104也覆蓋部分淺溝渠隔離區(qū)102于一位置108。接觸窗110至漏極區(qū)112也顯示出來(lái)。在浮柵極104間的區(qū)域可定義一源極區(qū)114。
圖2是沿著標(biāo)示于圖1的II-II線的公知一種分離式柵極快閃存儲(chǔ)元件200的剖面圖。存儲(chǔ)元件200包括第一與第二存儲(chǔ)單元202與204。存儲(chǔ)元件200可由公知半導(dǎo)體裝配制作工藝制造出來(lái)。此制作工藝包括在一基底210上形成穿隧氧化層(Tunneling Oxide)206、208，以及于穿隧氧化層206、208上形成第一多晶硅層。于部分第一多晶硅層上形成浮柵極氧化層216、218。接著以浮柵極氧化層216、218為罩幕，利用蝕刻制作工藝去除部分第一多晶硅層與穿隧氧化層206、208。因此部分基底210將暴露出來(lái)，且由剩余的部分第一多晶硅層形成第一與第二浮柵極212、214。于暴露出的基底210、浮柵極212、214與浮柵極氧化層216、218上形成絕緣層220、222。然后在絕緣層220、222上沉積一層導(dǎo)體層。施行一圖案化與蝕刻制作工藝以去除部分絕緣層220、222與部分導(dǎo)體層。這個(gè)制作工藝將暴露出部分基底210，且由剩余的部分導(dǎo)體層形成第一與第二選擇柵極224、226。接著，施行一氣體沉積制作工藝(Gas DepositionProcess)以摻雜部分基底210形成漏極230、232。
然后利用一氣體沉積制作工藝240形成源極區(qū)234。此制作工藝包括沉積離子進(jìn)入浮柵極212、214間的暴露出的部分基底210。通常是沉積磷離子以形成源極區(qū)234。在沉積制作工藝期間，離子會(huì)往下擴(kuò)散至基底210內(nèi)，并且由暴露出的部分基底210往側(cè)邊擴(kuò)散至浮柵極212、214所處的基底區(qū)域。離子的側(cè)邊擴(kuò)散(Lateral Diffusion)屬于源極側(cè)入制作工藝(Source Side Injection Process)。這樣的側(cè)邊擴(kuò)散可向側(cè)邊延伸的距離最大約是擴(kuò)散深度(Diffusion Depth)的70％，其中擴(kuò)散深度即離子往下擴(kuò)散至基底的距離。因?yàn)閿U(kuò)散深度受到限制，在浮柵極212、214處的離子側(cè)擴(kuò)散也將受限于圖中所顯示的距離250。
請(qǐng)?jiān)賲⒄請(qǐng)D1，由公知形成浮柵極結(jié)構(gòu)的圖案化技術(shù)制造的浮柵極104將重疊于淺溝渠隔離區(qū)102的一部分108。因此，公知的浮柵極(poly-1)104并非自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)102，所以容易于此產(chǎn)生第一次對(duì)準(zhǔn)錯(cuò)誤。而且，公知的控制(或選擇)柵極(poly-2)106也不是自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)102，故容易于此產(chǎn)生第二次對(duì)準(zhǔn)錯(cuò)誤。更甚者，公知的接觸窗110也并非自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)102，故導(dǎo)致第三次對(duì)準(zhǔn)錯(cuò)誤。這三次的對(duì)準(zhǔn)錯(cuò)誤將導(dǎo)致較大的單元尺寸。
實(shí)施例因此，圖3至圖12依照本發(fā)明一較佳實(shí)施例一種自行對(duì)準(zhǔn)三分式柵極快閃存儲(chǔ)元件的制造流程示意圖。
圖3顯示經(jīng)過(guò)淺溝渠隔離(Shallow Trench Isolation，簡(jiǎn)稱STI)制作工藝的一基底300，并于基底300頂部表面形成一氧化層302。實(shí)施例的基底包括一半導(dǎo)體如硅?；?00可以是p型或是n型半導(dǎo)體材料。而氧化層302的厚度約在60～120埃。而且，此氧化層302可以是使一存儲(chǔ)單元(Cell)進(jìn)行程序化(將電子推入浮柵極)的薄氧化層。然后，沉積一厚度約在1000～3000埃的多晶層(Polycrystalline Layer)304，例如多晶硅層(Polysilicon Layer)。多晶層304也可以摻雜一雜質(zhì)(Impurity)，如磷離子(Phosphorus Ions)。于一實(shí)施例中，多晶層304包括在濃度約1×1019/cm3進(jìn)行離子植入。接著，可于多晶層304頂部增加另一厚度在300～1000埃的氧化層306。所以，氧化層306可作為一罩幕，用以控制后續(xù)步驟需形成氧化物的位置。
圖4顯示于氧化層306上沉積一厚度約在1500～4000埃的犧牲多晶層(Sacrificial Polycrystalline Layer)400。在多晶層400上沉積另一厚度在300～800埃的氧化層402。接著在接受公知等離子體蝕刻(PlasmaEtching)后，用光罩定義(Photomasking)一浮柵極區(qū)404，再進(jìn)行蝕刻去除未被光罩遮蔽的氧化層(Unmasked Oxide)402與多晶層400。
隨后，施行一離子植入(Ion Implant)以獲致作為快閃存儲(chǔ)單元信道區(qū)(Channel Area)406需要的基底濃度。于一實(shí)施例中，植入的離子例如是硼(Boron，B+)。此一植入的能量劑量(Energy Dose)約150～200KeV，摻雜密度(Doping Density)大約在1×1012/cm2～5×1012/cm2。然后，沉積一厚度約在300～800埃的氮化層。氮化層的沉積隨著一等離子體蝕刻制作工藝，以實(shí)行全面回蝕刻(Blanket Etching Back)。而于圖中顯示一留下的氮化間隙壁層(Nitride Spacer Layer)408。
請(qǐng)參照?qǐng)D5，進(jìn)行一控制多晶蝕刻制作工藝以定義浮柵極區(qū)502。然后在溫度約800℃～950℃下成長(zhǎng)一厚度約在60～120埃的熱氧化層504。接著，沉積一層厚度約在4000～6000埃的氧化層506。然后施行一平坦回蝕刻(Planar Etch Back)以產(chǎn)生如圖5所示的結(jié)構(gòu)500。
請(qǐng)參照?qǐng)D6，將位于浮柵極區(qū)502之間的犧牲多晶層400去除，并且以被去除部位的兩側(cè)的氮化間隙壁層408為罩幕，將浮柵極區(qū)502之間的多晶層304與氧化層306去除。之后，在平面氧化層506上形成一光阻罩幕層(Photoresistive Masking Layer)600。罩幕層600用以定義基底的源極區(qū)604。然后，以罩幕層600作為一罩幕，進(jìn)行一離子植入制作工藝602以將離子植入源極區(qū)604。于一實(shí)例中，植入的種類包括兩種。第一種包括用50～100KeV能量植入的砷(Arsenic，As+)離子，植入劑量(ImplantDose)約在2×1015/cm2～8×1015/cm2之間。第二種包括用40～80KeV能量植入磷(Phosphorous，P+)離子，植入劑量約在1×1015/cm2～6×1015/cm2之間。在植入制作工藝完成后，可使用濕式去除(Wet Stripping)或干式等離子體清洗(Dry Plasma Clean)去除光阻層600。
在圖7中，使用公知濕式制作工藝將源極區(qū)的氮化間隙壁層408(請(qǐng)參閱圖6)去除。然后沉積并回蝕刻一層厚度在1500～3500埃的氧化層。其中回蝕刻例如是一公知的干式蝕刻方法。因此，回蝕刻留下一層薄的氧化間隙壁700。接著，沉積一層厚度在2000～4000埃的多晶層，以及用爐管(Furnace)或離子植入方式進(jìn)行摻雜。然后，利用另一平坦回蝕刻形成源極多晶硅線702。接著，施行一熱爐管制作工藝，以于源極多晶層702頂部成長(zhǎng)氧化層704，同樣于非結(jié)晶的多晶硅層(AmorphousPolycrystalline Layer)400頂部成長(zhǎng)氧化層706。由于結(jié)晶結(jié)構(gòu)(CrystalStructure)與摻雜濃度(Doping Concentration)的不同，氧化層704與706的厚度將會(huì)不同。
接著，施行一控制的蝕刻以去除氧化層706(見圖7)，而大部分較厚的氧化層704仍保留著。然后，施行一連串蝕刻制作工藝，以去除非結(jié)晶的多晶層400、氧化層306與浮柵極多晶層304，而施行蝕刻制作工藝時(shí)是以氧化層704作為硬罩幕(見圖7)。隨后，例如用濕式蝕刻方法去除氮化間隙壁層408，并施行一多晶邊緣清洗制作工藝(Poly Edge Clean)以形成如圖8中的結(jié)構(gòu)800。
請(qǐng)參照?qǐng)D9，施行一熱爐管制作工藝以提供氧化層900的成長(zhǎng)，其中氧化層900的厚度約在120～300埃。然后沉積一厚度約在2000～4000埃的多晶硅層。并且，回蝕刻多晶硅層以形成一多晶間隙壁層902。于本實(shí)施例中，熱爐管制作工藝成長(zhǎng)厚度約在100～300埃的氧化層904。而多晶間隙壁層902形成一選擇柵極(Select Gate)。
于圖10，將移動(dòng)整個(gè)晶圓以準(zhǔn)備周邊組件單元。多種公知罩幕與制作工藝步驟可用于此準(zhǔn)備工作(Preparation)。然后，沉積一厚度約在1500～3500埃的柵極多晶層1000作為周邊組件單元的柵極。
圖11顯示一厚度約在200～500埃的薄氧化層。此薄氧化層沉積于先前的氧化層900頂部。然后，回蝕刻此薄氧化層，以形成一小氧化間隙壁(Oxide Spacer)1100。此外，在相對(duì)源極區(qū)604的暴露區(qū)(Open Area)1104的氧化間隙壁1100上，沉積一厚度在1200～2400埃的氮化層。然后，回蝕刻此氮化層，以形成一薄氮化間隙壁(Nitride Spacer)1102。接著，用一雜質(zhì)對(duì)暴露區(qū)1104進(jìn)行離子植入制作工藝，以形成一漏極區(qū)1106。
接著，于圖12，暴露出漏極區(qū)1106，并整個(gè)結(jié)構(gòu)頂部沉積一層厚度約在400～2000埃的鈷層(Cobalt Layer)，以形成自行對(duì)準(zhǔn)硅化鈷1202。因此，圖12的結(jié)構(gòu)即本發(fā)明的較佳實(shí)施例一種自行對(duì)準(zhǔn)三分式柵極快閃存儲(chǔ)元件。而且，圖3至圖12是顯示自行對(duì)準(zhǔn)技術(shù)。
圖13顯示快閃存儲(chǔ)數(shù)組1300的平面圖。本實(shí)施例的數(shù)組1300浮柵極多晶硅1302自行對(duì)準(zhǔn)于淺溝渠隔離結(jié)構(gòu)區(qū)1304。而且源極多晶硅1306亦自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)1304。此外，選擇柵極多晶硅1308也自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)1304。最后，接觸窗1310也同樣自行對(duì)準(zhǔn)至淺溝渠隔離區(qū)1304。
以上已公開制造一自行對(duì)準(zhǔn)三分式柵極快閃存儲(chǔ)元件的實(shí)施例。此實(shí)施例顯示在此組件形成柵極與接觸窗的自行對(duì)準(zhǔn)技術(shù)。這個(gè)自行對(duì)準(zhǔn)技術(shù)將有助于縮小存儲(chǔ)元件單元。總之，三個(gè)多晶層1302、1306、1308自行對(duì)準(zhǔn)淺溝渠隔離區(qū)1304。
雖然本發(fā)明已以一較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何熟悉此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許之更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1.一種自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，該自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件形成于一基底上，其特征在于包括形成一隔離氧化層于該基底上；通過(guò)沉積與自行對(duì)準(zhǔn)一第一多晶硅層至該隔離氧化層，以形成復(fù)數(shù)個(gè)浮柵極；于該些浮柵極間的該基底上定義一源極區(qū)；沉積一第二多晶硅層于該源極區(qū)上，以及自行對(duì)準(zhǔn)該第二多晶硅層至該隔離氧化層；沉積一第三多晶硅層鄰接該些浮柵極；自行對(duì)準(zhǔn)該第三多晶硅層至該隔離氧化層，以形成復(fù)數(shù)個(gè)選擇柵極；于該基底上定義至少一漏極區(qū)。
2.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該基底包括硅。
3.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該非揮發(fā)性存儲(chǔ)器包括一快閃存儲(chǔ)元件。
4.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該隔離氧化層包括一淺溝渠隔離氧化層。
5.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該隔離氧化層的厚度在60～120埃之間。
6.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該第一多晶硅層的厚度在1000～3000埃之間。
7.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些浮柵極包括用一雜質(zhì)摻雜該第一多晶硅層。
8.如權(quán)利要求7所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該雜質(zhì)包括磷離子。
9.如權(quán)利要求7所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該第一多晶硅層在約1×1019/cm3濃度被用該雜質(zhì)進(jìn)行離子植入。
10.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些浮柵極的該步驟，包括于該第一多晶硅層上沉積一第一氧化層；于該第一氧化層上沉積一犧牲多晶層；于該犧牲多晶層頂部沉積一第二氧化層；用光罩定義該第二氧化層；蝕刻該第二氧化層與該犧牲多晶層，以去除沒(méi)有用光罩遮蔽的區(qū)域。
11.如權(quán)利要求10所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些浮柵極的該步驟，也包括于該些浮柵極上沉積一氮化層；等離子體蝕刻該氮化層，以形成一間隙壁。
12.如權(quán)利要求11所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該氮化層的厚度在300～800埃之間。
13.如權(quán)利要求11所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些浮柵極的該步驟，還包括蝕刻該第一多晶硅層，以定義該些浮柵極的區(qū)域；于定義的該些浮柵極的區(qū)域上成長(zhǎng)一熱氧化層；于該熱氧化層上沉積一第三氧化層；平坦蝕刻使該第三氧化層與該犧牲多晶層頂部表面齊平。
14.如權(quán)利要求13所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該熱氧化層的厚度在60～120埃之間。
15.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些浮柵極后，還包括在一快閃存儲(chǔ)單元信道區(qū)植入一離子。
16.如權(quán)利要求15所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該離子包括硼離子。
17.如權(quán)利要求15所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入該離子的能量劑量在150～200KeV之間。
18.如權(quán)利要求15所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入該離子的摻雜密度在1×1012/cm2～5×1012/cm2之間。
19.如權(quán)利要求13所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括于該第三氧化層與該犧牲多晶層上形成一光阻罩幕層。
20.如權(quán)利要求19所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括以該光阻罩幕層為罩幕，植入一植入離子于該源極區(qū)。
21.如權(quán)利要求20所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該植入離子包括砷離子。
22.如權(quán)利要求21所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入該砷離子的能量劑量在50～100KeV之間。
23.如權(quán)利要求21所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入該砷離子的摻雜密度在2×1015/cm2～8×1015/cm2之間。
24.如權(quán)利要求21所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括植入磷離子。
25.如權(quán)利要求24所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入磷離子的能量劑量在40～80KeV之間。
26.如權(quán)利要求24所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于植入磷離子的摻雜密度在1×1015/cm2～6×1015/cm2之間。
27.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該第三多晶硅層的厚度在2000～4000埃之間。
28.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括摻雜該第二多晶硅層。
29.如權(quán)利要求28所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括平坦蝕刻該第二多晶硅層；于該第二多晶硅層頂部成長(zhǎng)氧化層。
30.如權(quán)利要求1所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于形成該些選擇柵極的該步驟包括于鄰接該些浮柵極的該基底上成長(zhǎng)一第一氧化層；于該第一氧化層上沉積一多晶層；回蝕刻該多晶層，以形成一多晶間隙壁；于該多晶間隙壁上沉積一第二氧化層。
31.如權(quán)利要求30所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該第一氧化層的厚度在120～300埃之間。
32.如權(quán)利要求30所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于該多晶層的厚度在2000～4000埃之間。
33.如權(quán)利要求30所述的自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，其特征在于還包括于該第二氧化層頂部沉積一鈷層，以形成自行對(duì)準(zhǔn)硅化鈷。
34.一種自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件，其特征在于包括一隔離氧化層，位于一基底上；復(fù)數(shù)個(gè)浮柵極，自行對(duì)準(zhǔn)于該隔離氧化層，該些浮柵極包括一第一多晶硅層；一第二多晶硅層，形成于該些浮柵極間的該基底的一源極區(qū)頂部；復(fù)數(shù)個(gè)選擇柵極，鄰接該些浮柵極，該些選擇柵極自行對(duì)準(zhǔn)至該隔離氧化層；一接觸窗，形成以提供連接至一漏極區(qū)。
全文摘要
一種自行對(duì)準(zhǔn)三分式柵極非揮發(fā)性存儲(chǔ)元件的制造方法，包括于一基底上形成絕緣氧化層。再通過(guò)沉積與自行對(duì)準(zhǔn)一第一多晶硅層至隔離氧化層，以形成數(shù)個(gè)浮柵極。然后于浮柵極間的基底上定義一源極區(qū)。然后于源極區(qū)上沉積一第二多晶硅層，并自行對(duì)準(zhǔn)此第二多晶硅層至隔離氧化層。接著，沉積一第三多晶硅層鄰接浮柵極。隨后，自行對(duì)準(zhǔn)第三多晶硅層至隔離氧化層，以形成數(shù)個(gè)選擇柵極，此外，于基底上定義至少一漏極區(qū)。
文檔編號(hào)H01L21/8239GK1503351SQ0214906
公開日2004年6月9日 申請(qǐng)日期2002年11月20日 優(yōu)先權(quán)日2002年11月20日
發(fā)明者劉鈞麥, 蘇光彥, 錢凱門, 亞伯特V·哥迪旭, V 哥迪旭 申請(qǐng)人:華邦電子股份有限公司