專利名稱：能高速讀出數(shù)據(jù)且工作穩(wěn)定的薄膜磁性體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁性存儲裝置，具體涉及設(shè)有帶磁隧道結(jié)(MTJMagnetic Tunnel Junction)的存儲單元的隨機存取存儲器。
尤其近年來有報導稱，通過使用以利用磁隧道結(jié)(MTJMagneticTunnel Junction)的薄膜磁性體作為存儲單元，使MRAM裝置的性能取得了長足的進步。關(guān)于包含帶磁隧道結(jié)存儲單元的MRAM裝置，公開了諸如“一種采用磁隧道結(jié)與各單元FET開關(guān)的10納秒讀寫非易失存儲陣列”(ISSCC Digest of Technical Papers，TA7.2，F(xiàn)eb.2000)和“基于磁隧道結(jié)元件的非易失性RAM”(ISSCC Digest ofTechnical Papers，TA7.3，F(xiàn)eb.2000.)等技術(shù)文獻。


圖14是表示帶磁隧道結(jié)部分的存儲單元(以下簡稱為“MTJ存儲單元”)的結(jié)構(gòu)的概略圖。
如圖14所示，MTJ存儲單元中有按存儲數(shù)據(jù)的級改變電阻的隧道磁致電阻元件TMR，以及用以形成數(shù)據(jù)讀出時通過隧道磁致電阻元件TMR的讀出電流Is路徑的存取晶體管ATR。存取晶體管ATR，(例如)可以由場效應(yīng)晶體管形成，連接在隧道磁致電阻TMR和固定電壓(接地電壓Vss)之間。
MTJ存儲單元中設(shè)有指示數(shù)據(jù)寫入的寫入字線WWL，執(zhí)行數(shù)據(jù)讀出的讀出字線RWL，以及用以在數(shù)據(jù)讀出和數(shù)據(jù)寫入時，傳送對應(yīng)存儲數(shù)據(jù)數(shù)據(jù)級(デ-タレベル)的電信號的數(shù)據(jù)線即位線BL。
圖15是說明從MTJ存儲單元讀出數(shù)據(jù)的概念圖。
如圖15所示，隧道磁致電阻元件TMR包含具有規(guī)定磁化方向的強磁性體層(以下簡稱為“固定磁化層”)FL，以及在由外部施加的磁場確定的方向上磁化的強磁性體層(以下簡稱為“自由磁化層”)VL。在固定磁化層FL和自由磁化層VL之間，設(shè)有用絕緣體膜形成的隧道勢壘TB。根據(jù)存儲數(shù)據(jù)的數(shù)據(jù)級，自由磁化層VL在與固定磁化層FL相同的方向上或不同方向上被磁化。
數(shù)據(jù)讀出時，隨著讀出字線RWL被激活，存取晶體管ATR導通。由此，讀出電流Is就可通過電流路徑“位線BL～隧道磁致電阻元件TMR～存取晶體管ATR～接地電壓Vss”。
隧道磁致電阻元件TMR的電阻，按照固定磁化層FL與自由磁化層VL的磁化方向的相對關(guān)系改變。具體而言，當固定磁化層FL的磁化方向與寫入自由磁化層VL的磁化方向平行(相同)時跟二者的磁化方向相反時相比，隧道磁致電阻元件TMR的電阻要變小。以下，本說明書中將分別用R1和R0表示對應(yīng)存儲數(shù)據(jù)“1”和“0”的隧道磁致電阻元件TMR的電阻。這里，設(shè)R1＞R0。
如此，隧道磁致電阻元件TMR的電阻隨磁化方向而改變。因此，通過使隧道磁致電阻元件TMR中的自由磁化層VL的兩個磁化方向分別對應(yīng)于存儲數(shù)據(jù)的級(“1”和“0”)，就可實現(xiàn)對數(shù)據(jù)的存儲。
由讀出電流Is引起的隧道磁致電阻元件TMR中的電壓，按照自由磁化層的磁化方向即存儲數(shù)據(jù)的級而改變。因此，(例如)當使位線BL處于被加電至預定電壓狀態(tài)后，如果讓讀出電流Is流過隧道磁致電阻元件TMR，通過檢測位線BL的電壓電平的變化就可讀出MTJ存儲單元的存儲數(shù)據(jù)。
圖16是說明對MTJ存儲單元的數(shù)據(jù)寫入動作的概念圖。
如圖16所示，數(shù)據(jù)寫入時，讀出字線RWL不被激活，存取晶體管ATR被截止。在該狀態(tài)下，用以使自由磁化層VL在對應(yīng)于寫入數(shù)據(jù)的方向磁化的數(shù)據(jù)寫入電流，分別流過寫入字線WWL和位線BL。自由磁化層VL的磁化方向，由分別流過寫入字線WWL和位線BL的數(shù)據(jù)寫入電流的方向組合決定。
圖17是說明數(shù)據(jù)寫入時數(shù)據(jù)寫入電流的方向和磁化方向之間的關(guān)系的概念圖。
如圖17所示，橫軸Hx表示因流過位線BL的數(shù)據(jù)寫入電流而產(chǎn)生的數(shù)據(jù)寫入磁場H(BL)的方向。另一方面，縱軸Hy表示因流過寫入字線WWL的數(shù)據(jù)寫入電流而產(chǎn)生的數(shù)據(jù)寫入磁場H(WWL)的方向。
自由磁化層VL的磁化方向，只在數(shù)據(jù)寫入磁場H(BL)與H(WWL)之和到達圖中所示的星形特性曲線的外側(cè)區(qū)域時，可被重新改寫。
換言之，當所施加的數(shù)據(jù)寫入磁場具有相當于星形特性曲線內(nèi)側(cè)區(qū)域的強度時，自由磁化層VL的磁化方向不發(fā)生變化。因此，為了更新MTJ存儲單元的存儲數(shù)據(jù)，必須有不低于規(guī)定電平的電流在寫入字線WWL和位線BL二者中流過。隧道磁致電阻元件一旦被寫入的磁化方向(即MTJ存儲單元的存儲數(shù)據(jù))，在新的數(shù)據(jù)寫入之前一直被非易失地保持。
數(shù)據(jù)讀出時，讀出電流Is也流過位線BL。但是，由于讀出電流Is一般設(shè)定得比上述的數(shù)據(jù)寫入電流小1～2個“位”數(shù)，數(shù)據(jù)讀出時因讀出電流Is的影響而使MTJ存儲單元的存儲數(shù)據(jù)被誤改寫的可能性很小。
上述技術(shù)文獻公開了，將這樣的MTJ存儲單元集成于半導體基片上來構(gòu)成隨機存取存儲器MRAM的技術(shù)。
圖18是表示成行列狀集成布置的MTJ存儲單元的概念圖。
在半導體基片上行列狀布置MTJ存儲單元，可以實現(xiàn)高集成化的MRAM裝置。圖18中，示出了n行×m列(n、m為自然數(shù))布置的MTJ存儲單元的結(jié)構(gòu)。如上說明，對每個MTJ存儲單元均需設(shè)置位線BL、寫入字線WWL及讀出字線RWL。因此，對于行列狀布置的(n×m)個MTJ存儲單元，要布置n條寫入字線WWL1～WWLn和讀出字線RWL1～RWLn，以及m條位線BL1～BLm。
數(shù)據(jù)讀出時，由鄰接于存儲陣列布置的數(shù)據(jù)讀出電路500供給數(shù)據(jù)讀出電流即讀出電流Is。數(shù)據(jù)讀出電路500包含位線BL1～BLm共用的電流供給單元510、數(shù)據(jù)總線DB以及分別對應(yīng)于存儲單元列設(shè)置的列選擇門CSG1～CSGm。
電流供給單元510，向數(shù)據(jù)總線DB供給讀出電流Is。數(shù)據(jù)總線DB，經(jīng)由列選擇門CSG1～CSGm跟位線BL1～BLm連接。
列選擇線CSL1～CSLm，對應(yīng)各存儲單元列設(shè)置，根據(jù)列選擇結(jié)果被有選擇地激活。同樣地，將根據(jù)行選擇結(jié)果從讀出字線RWL1～RWLn中選擇的一條字線激活。通過組合上述的行選擇結(jié)果和列選擇結(jié)果，指定作為數(shù)據(jù)讀出對象的被選存儲單元。
利用這種結(jié)構(gòu)，可以通過為整個存儲單元10共用的電流供給單元510，向由被選存儲單元下拉的位線有選擇地供給讀出電流Is，使讀出電流Is通過被選存儲單元的隧道磁致電阻元件TMR。結(jié)果，基于對數(shù)據(jù)總線DB的電壓變化的檢測，可以讀出被選存儲單元的存儲數(shù)據(jù)。
但是，MTJ存儲單元中的隧道磁致電阻元件，是具有10KΩ左右的較高的電阻的電阻器；另一方面，以為整個存儲陣列10共用的方式布置的數(shù)據(jù)總線DB，具有較大的寄生電容。因此，在圖18所示的這種被選存儲單元經(jīng)由位線BL與數(shù)據(jù)總線DB連接、基于對數(shù)據(jù)總線DB電壓變化的檢測而讀出數(shù)據(jù)的結(jié)構(gòu)中，讀出電流Is路徑的RC時間常數(shù)較大，這可能影響數(shù)據(jù)讀出的高速性。
并且，為了讓讀出電流Is流過被選擇的MTJ存儲單元，如圖15所示，須在隧道磁致電阻元件TMR的兩端加偏壓。但是，該偏壓一大，作用于隧道勢壘TB處的過大的電場會使絕緣膜受到破壞，有可能使MTJ存儲單元的可靠性受損。
另一方面，近年來，要求存儲裝置同時進行多“位”數(shù)據(jù)并行處理。有代表性的是，在數(shù)據(jù)處理等領(lǐng)域，為了能高速且低耗電地進行數(shù)據(jù)處理，在被應(yīng)用于系統(tǒng)LSI(大規(guī)模集成電路)的存儲裝置中，該LSI與處理器等邏輯電路集成于同一半導體芯片，與該邏輯電路之間的數(shù)據(jù)往來傳送必須以多位、并行的方式進行。
但是，在對MRAM裝置的數(shù)據(jù)寫入時，因為需要產(chǎn)生用以改寫MTJ存儲單元的磁化方向的數(shù)據(jù)寫入磁場，在位線BL和寫入字線WWL中需要流過較大的電流。因此，在MRAM裝置應(yīng)用于這種系統(tǒng)LSI的場合，如果只是采用能簡單地進行多位數(shù)據(jù)并行數(shù)據(jù)寫入的結(jié)構(gòu)，由于電流消耗、特別是峰值電流過大，會使電源系統(tǒng)的負荷增大，從而有可能因電源電壓變動的影響而產(chǎn)生誤動作。
本發(fā)明另一目的是，提供能同時穩(wěn)定地進行多位數(shù)據(jù)往來傳送的薄膜磁性體存儲裝置的結(jié)構(gòu)。
依據(jù)本發(fā)明的薄膜磁性體存儲裝置，包含多個各自保持存儲數(shù)據(jù)的存儲單元。每個存儲單元包括其電阻隨存儲數(shù)據(jù)的級改變的磁性存儲部分和在數(shù)據(jù)讀出時被有選擇地導通的存取門。薄膜磁性體存儲裝置中還設(shè)有用以根據(jù)地址信號從多個存儲單元中選定作為數(shù)據(jù)讀出或數(shù)據(jù)寫入對象的被選存儲單元的譯碼部分；設(shè)置于多個存儲單元各預定分區(qū)的，在數(shù)據(jù)讀出時響應(yīng)被選存儲單元存取門的導通，經(jīng)由被選存儲單元的磁性存儲部分與第一電壓連接的位線；數(shù)據(jù)讀出時，使位線跟按照使被選存儲單元兩端所加電壓在預定電壓以下的要求而定的第二電壓電連接的位線驅(qū)動部分；為多個存儲單元共用的、用以傳送來自被選存儲單元的讀出數(shù)據(jù)的讀出數(shù)據(jù)線；以與被選存儲單元連接的位線的電壓所定的驅(qū)動力，驅(qū)使讀出數(shù)據(jù)線電壓到固定電壓的讀出門電路；以及用以檢測與放大讀出數(shù)據(jù)線電壓，并生成讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。
磁性存儲部分最好包括有固定磁化方向的固定磁化層；通過經(jīng)數(shù)據(jù)寫入電流產(chǎn)生的磁場，按存儲數(shù)據(jù)的級所定方向磁化的自由磁化層；以及在固定磁化層與自由磁化層之間形成的、用以使數(shù)據(jù)讀出電流通過的隧道膜。電阻的變化，基于固定磁化層與自由磁化層各自磁化方向之間的相對關(guān)系。預定電壓，考慮隧道膜的可靠性加以確定。
在這樣的薄膜磁性體存儲裝置中，在流過被選存儲單元的數(shù)據(jù)讀出電流的路徑上不含寄生電容大的讀出數(shù)據(jù)線，并通過讀出門電路(讀出門)驅(qū)動讀出數(shù)據(jù)線(讀出數(shù)據(jù)總線)的電位，因此，可以減小讀出電流路徑的RC負載。另外，基于隧道膜(隧道勢壘)可靠性方面的考慮，將MTJ存儲單元中的磁存儲部分(隧道磁致電阻元件)的兩端所加電壓抑制到預定電壓或該值以下，因此可以保證MTJ存儲單元的動作可靠性，并能實現(xiàn)數(shù)據(jù)讀出的高速化。
依據(jù)本發(fā)明另一結(jié)構(gòu)的薄膜磁性體存儲裝置，包含多個各自保持存儲數(shù)據(jù)的存儲單元。每個存儲單元包括通過由數(shù)據(jù)寫入電流產(chǎn)生的磁場按存儲數(shù)據(jù)的級所定的方向進行磁化，同時其電阻隨磁化方向改變的磁性存儲部分，以及在數(shù)據(jù)讀出時被有選擇地導通的存取門。該薄膜磁性體存儲裝置中還設(shè)有用以根據(jù)地址信號從多個存儲單元中選擇作為數(shù)據(jù)讀出或數(shù)據(jù)寫入對象的被選存儲單元的譯碼部分；為傳送依據(jù)存儲數(shù)據(jù)的級的電信號，設(shè)置于多個存儲單元各預定分區(qū)的，在數(shù)據(jù)讀出時響應(yīng)被選存儲單元存取門的導通，經(jīng)由被選存儲單元的磁性存儲部分與第一電壓連接的位線；用以在數(shù)據(jù)讀出時跟第二電壓電連接的位線驅(qū)動部分；為多個存儲單元共用的、用以傳送來自被選存儲單元的讀出數(shù)據(jù)的讀出數(shù)據(jù)線；以與被選存儲單元連接的位線的電壓所定的驅(qū)動力，驅(qū)使讀出數(shù)據(jù)線電壓到固定電壓的讀出門電路；用以檢測與放大讀出數(shù)據(jù)線電壓，并生成讀出數(shù)據(jù)的數(shù)據(jù)讀出電路；以及被供給高于第二電壓的第三電壓下的、在數(shù)據(jù)寫入時向?qū)?yīng)被選存儲單元的位線供給數(shù)據(jù)寫入電流的數(shù)據(jù)寫入電路。
在這樣的薄膜磁性體存儲裝置中，在流過被選存儲單元的數(shù)據(jù)讀出電流的路徑上不含寄生電容大的讀出數(shù)據(jù)線，并通過讀出門電路(讀出門)驅(qū)動讀出數(shù)據(jù)線(讀出數(shù)據(jù)總線)的電位，因此，可以減小讀出電流路徑的RC負載。另外，基于隧道膜(隧道勢壘)可靠性方面的考慮，將MTJ存儲單元中的磁存儲部分(隧道磁致電阻元件)的兩端所加電壓抑制到預定電壓或該值以下，同時為了提供足夠的數(shù)據(jù)寫入電流將數(shù)據(jù)寫入電路的電源電壓設(shè)于高電壓值。因此，可以保證MTJ存儲單元的動作可靠性，并能實現(xiàn)數(shù)據(jù)寫入與數(shù)據(jù)讀出的高速化。
依據(jù)本發(fā)明又一結(jié)構(gòu)的薄膜磁性體存儲裝置，包含多個行列狀布置的存儲單元。每個存儲單元包括通過由數(shù)據(jù)寫入電流產(chǎn)生的磁場按存儲數(shù)據(jù)的級所定的方向進行磁化，同時其電阻隨磁化方向改變的磁性存儲部分，以及在數(shù)據(jù)讀出時被有選擇地導通后使數(shù)據(jù)讀出電流流入磁性存儲部分的存取門。該薄膜磁性體存儲裝置中還設(shè)有為傳送依據(jù)存儲數(shù)據(jù)的級的電信號，分別對應(yīng)存儲單元列設(shè)置的多條位線；用以各自向被選存儲單元傳送讀出數(shù)據(jù)的多條讀出數(shù)據(jù)線；用以各自向被選存儲單元傳送寫入數(shù)據(jù)的多條寫入數(shù)據(jù)線；數(shù)據(jù)讀出時，指示用多條讀出數(shù)據(jù)線中的至少一部分并行數(shù)據(jù)讀取M位(M不小于2的整數(shù))的控制電路。在數(shù)據(jù)寫入時，控制電路指示用多條寫入數(shù)據(jù)線的一部分并行數(shù)據(jù)寫入N位(N小于M的自然數(shù))。
理想的方式是，把多條讀出數(shù)據(jù)線和多條寫入數(shù)據(jù)線沿多條位線的方向布置。
理想的方式還要求，多條讀出數(shù)據(jù)線和多條寫入數(shù)據(jù)線以相同數(shù)量布置，各讀出數(shù)據(jù)線和各寫入數(shù)據(jù)線，利用布置于多個存儲單元的每個預定分區(qū)的數(shù)據(jù)總線，形成同一條布線。薄膜磁性體存儲裝置中設(shè)有被設(shè)置于每條數(shù)據(jù)總線處的、在數(shù)據(jù)讀出時被有選擇地激活并按照數(shù)據(jù)總線的電壓進行數(shù)據(jù)讀出的數(shù)據(jù)讀出電路；以及被設(shè)置于每條數(shù)據(jù)總線處的、在數(shù)據(jù)寫入時被有選擇地激活并向?qū)?yīng)的數(shù)據(jù)總線供給數(shù)據(jù)寫入電流的數(shù)據(jù)寫入電路?？刂齐娐?，在數(shù)據(jù)讀出時激活M個數(shù)據(jù)讀出電路，同時在數(shù)據(jù)寫入時有選擇地激活N個數(shù)據(jù)寫入電路。
這種薄膜磁性體存儲裝置，可以在數(shù)據(jù)讀出時并行讀出多位數(shù)據(jù)，另一方面可將數(shù)據(jù)寫入時的并行寫入位數(shù)設(shè)定得小于數(shù)據(jù)讀出時的位數(shù)。因此，可以在設(shè)定成適合跟邏輯電路混裝于同一芯片的系統(tǒng)LSI的結(jié)構(gòu)，并且可以抑制數(shù)據(jù)寫入時峰值耗電的增大，使其工作穩(wěn)定。
理想的方式還要求，M位是N位的整數(shù)倍，控制電路對一次數(shù)據(jù)寫入命令作出響應(yīng)，然后反復(M/N次)指示N位的并行數(shù)據(jù)寫入。
由此，可以使一次數(shù)據(jù)讀出命令的字長(位數(shù))跟一次數(shù)據(jù)寫入命令的字長(位數(shù))相一致。
圖2是說明依據(jù)實施例1的存儲陣列及其周邊電路結(jié)構(gòu)的詳細電路圖。
圖3是表示圖2所示數(shù)據(jù)讀出電路的結(jié)構(gòu)的電路圖。
圖4是表示圖2所示數(shù)據(jù)讀出電路的另一結(jié)構(gòu)的電路圖。
圖5是表示圖2所示數(shù)據(jù)寫入電路的結(jié)構(gòu)的電路圖。
圖6是說明依據(jù)實施例1的MRAM裝置中數(shù)據(jù)讀出和數(shù)據(jù)寫入動作的時間圖。
圖7是說明依據(jù)實施例1的改型的存儲陣列及其周邊電路結(jié)構(gòu)的詳細電路圖。
圖8是說明圖7所示數(shù)據(jù)寫入電路結(jié)構(gòu)的電路圖。
圖9是說明依據(jù)實施例1的改型的數(shù)據(jù)寫入和數(shù)據(jù)讀出動作的時間圖。
圖10是說明依據(jù)實施例2的存儲陣列及其周邊電路結(jié)構(gòu)的概略框圖。
圖11是說明圖10所示數(shù)據(jù)總線對的布置的電路圖。
圖12A是說明通過控制電路進行數(shù)據(jù)讀出電路的動作控制的時間圖。
圖12B是說明通過控制電路進行數(shù)據(jù)寫入電路的動作控制的時間圖。
圖13是表示依據(jù)實施例2的改型的存儲陣列及其周邊電路的結(jié)構(gòu)的概略框圖。
圖14是表示MTJ存儲單元的結(jié)構(gòu)的概略圖。
圖15是說明對MTJ存儲單元的數(shù)據(jù)讀取動作的概念圖。
圖16是說明對MTJ存儲單元的數(shù)據(jù)寫入動作的概念圖。
圖17是說明數(shù)據(jù)寫入時數(shù)據(jù)寫入電流方向與磁化方向之間關(guān)系的概念圖。
圖18是表示行列狀淀積布置的MTJ存儲單元的概念圖。
實施例1如圖1所示，依據(jù)本發(fā)明實施例的MRAM裝置1，響應(yīng)外部控制信號CMD和地址信號ADD進行隨機存取，并執(zhí)行寫入數(shù)據(jù)DIN的輸入和讀出數(shù)據(jù)DOUT的輸出。
MRAM裝置1中設(shè)有響應(yīng)控制信號CMD來控制MRAM裝置1的整體動作的控制電路5，以及包含行列狀布置的多個MTJ存儲單元的存儲陣列10。關(guān)于存儲陣列10的結(jié)構(gòu)的詳細說明將在后文給出。對應(yīng)于MTJ存儲單元的行(以下簡稱為“存儲單元行”)設(shè)置多條寫入字線WWL和讀出字線RWL，并且對應(yīng)于MTJ存儲單元的列(以下簡稱為“存儲單元列”)設(shè)置位線BL。
MRAM裝置1中還設(shè)有行譯碼器20、列譯碼器25、字線驅(qū)動器30、字線電流控制電路40和讀出/寫入控制電路50、60。
行譯碼器20，按照由地址信號ADD所示的行地址RA，進行存儲陣列10上的行選擇。列譯碼器25，按照由地址信號ADD所示的列地址CA，進行存儲陣列10上的列選擇。字線驅(qū)動器30，基于行譯碼器20的行選擇結(jié)果，有選擇地激活讀出字線RWL或?qū)懭胱志€WWL。通過行地址RA和列地址CA，確定被指定作為數(shù)據(jù)讀出或數(shù)據(jù)寫入對象的存儲單元(以下，稱為“被選存儲單元”)。
字線電流控制電路40，為數(shù)據(jù)寫入時使數(shù)據(jù)寫入電流流入寫入字線WWL而設(shè)置。讀出/寫入控制電路50、60是設(shè)于鄰接存儲陣列10的區(qū)域的電路群的總稱，這些電路用來在數(shù)據(jù)讀出和寫入時使數(shù)據(jù)寫入電流和讀出電流(數(shù)據(jù)讀出電流)流入位線BL。
如圖2所示，存儲陣列10包含n行×m列(n、m自然數(shù))布置的MTJ存儲單元MC。每個MTJ存儲單元的結(jié)構(gòu)和圖14所示的相同，其中有作為按存儲數(shù)據(jù)的級改變電阻的磁性存儲部分工作的隧道磁致電阻元件TMR和作為存取門工作的存取晶體管ATR。
對應(yīng)第一至第n個存儲單元行，分別設(shè)有讀出字線RWL1～RWLn和寫入字線WWL1～WWLn。對應(yīng)第一至第m存儲單元列，分別設(shè)有構(gòu)成位線對BLP1～BLPm的位線BL1、/BL1～BLm、/BLm。
以下，將假讀出字線DRWL1和DRWL2統(tǒng)稱為假讀出字線DRWL；在總體表示寫入字線、讀出字線、位線和位線對的場合，分別采用符號WWL、RWL、BL(/BL)和BLP表示，但是在表示特定的寫入字線、讀出字線、位線和位線對時，則用上述符號加后綴表示，如RWL1、WWL1、BL1(/BL1)、BLP1等。
MTJ存儲單元MC，在每1行跟位線BL和/BL中的任一條連接。例如，以屬于第一存儲單元列的MTJ存儲單元進行說明，第一行的MTJ存儲單元，跟位線/BL1連接；第二行的MTJ存儲單元，跟位線BL1連接。以下類同，各MTJ存儲單元中，凡位于奇數(shù)行的跟作為位線對中的一條位線即/BL1～/BLm連接，凡位于偶數(shù)行的跟作為位線對中的另一條位線即BL1～BLm連接。
存儲陣列10還包含分別跟位線BL1、/BL1～BLm、/BLm連接的多個假存儲單元DMC。假存儲單元DMC以2行×m列的方式布置，以對應(yīng)于假讀出字線DRWL1和DRWL2中的某一條字線。跟假讀出字線DRWL1對應(yīng)的假存儲單元，分別跟位線BL1、BL2～BLm連接。另一方面，跟假讀出字線DRWL2對應(yīng)的剩余的假存儲單元，分別跟位線/BL1、/BL2～/BLm連接。
假存儲單元DMC，(例如)具有在圖14所示的MTJ存儲單元的結(jié)構(gòu)中用假電阻元件(未作圖示)替換隧道磁致電阻元件TMR后的結(jié)構(gòu)。假電阻元件的電阻為Rd，其值設(shè)于分別對應(yīng)MTJ存儲單元MC處的存儲數(shù)據(jù)的級“1”和“0”的電阻R1和R0之間，也就是R1＞Rd＞R0。
按照行選擇結(jié)果選擇奇數(shù)行后，位線/BL1～/BLm各自跟MTJ存儲單元MC連接時，假讀出字線DRWL1被激活，位線BL1～BLm各自跟假存儲單元DMC連接。相反，按照行選擇結(jié)果選擇偶數(shù)行后，位線BL1～BLm各自跟MTJ存儲單元MC連接時，假讀出字線DRWL2被激活，位線/BL1～/BLm各自跟假存儲單元DMC連接。
以下，將信號和信號線的高電壓狀態(tài)(電源電壓Vcc1、Vcc2、Vcc3)和低電壓狀態(tài)(接地電壓Vss)分別稱為“H電平”或“L電平”。
字線電流控制電路40，隔著存儲陣列10，在字線驅(qū)動器30的對側(cè)區(qū)域，將各寫入字線WWL跟接地電壓Vss連接。由此，可以使預定方向的數(shù)據(jù)寫入電流Ip流向經(jīng)由字線驅(qū)動器有選擇地連接電源電壓的寫入字線。
分別對應(yīng)第一至第m存儲單元列，設(shè)置用以進行列選擇的寫入列選擇線WCSL1～WCSLm和讀出列選擇線RCSL1～RCSLm。
數(shù)據(jù)寫入時，列譯碼器25按照列地址CA的譯碼結(jié)果即列選擇結(jié)果，將寫入列選擇線WCSL1～WCSLm中的一條激活至選擇狀態(tài)(H電平)。在數(shù)據(jù)讀出時，列譯碼器25按列選擇結(jié)果，將讀出列選擇線RCSL1～RCSLm中的一條激活至選擇狀態(tài)(H電平)。
另外，獨立設(shè)置用以傳送寫入數(shù)據(jù)的寫入數(shù)據(jù)總線對WDBP和用以傳送讀出數(shù)據(jù)的讀出數(shù)據(jù)總線對RDBP。寫入數(shù)據(jù)總線對WDBP包含互為補充的寫入數(shù)據(jù)總線WDB和/WDB，讀出數(shù)據(jù)總線對RDBP包含互為補充的讀出數(shù)據(jù)總線RDB和/RDB。
讀出/寫入控制電路50包含數(shù)據(jù)寫入電路51W，數(shù)據(jù)讀出電路51R，分別對應(yīng)存儲單元列設(shè)置的讀出列選擇門RCSG1～RCSGm，讀出門RG1～RGm，讀出驅(qū)動器選擇門RCDG1～RCDGm，以及寫入列選擇門WCSG1～WCSGm。
分別對應(yīng)存儲單元列設(shè)置的各個讀出列選擇門RCSG1～RCSGm，各個讀出門RG1～RGm，各個讀出驅(qū)動器選擇門RCDG1～RCDGm，各個寫入列選擇門WCSG1～WCSGm，分別具有相同的結(jié)構(gòu)，因此，用對應(yīng)位線BL1、/BL1設(shè)置的讀出列選擇門RCSG1、讀出門RG1、讀出驅(qū)動器選擇門RCDG1和寫入列選擇門WCSG1的結(jié)構(gòu)進行代表性的說明。
讀出驅(qū)動器選擇門RCDG1包含，在位線BL1與/BL1和電源電壓Vcc2之間分別電連接的晶體管開關(guān)。這些晶體管開關(guān)，基于讀出列選擇線RCSL1的電壓通過或斷開。換言之，當讀出列選擇線RCSL1被激活至選擇狀態(tài)(H電平)時，讀出驅(qū)動器選擇門RCDG1使位線BL1與/BL1跟電源電壓Vcc2電連接。
讀出列選擇門RCSG1與讀出門GR1，串聯(lián)連接在讀出數(shù)據(jù)總線RDB、/RDB與接地電壓Vss之間。讀出列選擇門RCSG1包含電連接于讀出數(shù)據(jù)總線RDB與結(jié)點N1a之間的晶體管開關(guān)，以及電連接于讀出數(shù)據(jù)總線/RDB與結(jié)點N1b之間的晶體管開關(guān)。這些晶體管開關(guān)，基于讀出列選擇線RCSL1的電壓導通或截止。換言之，讀出列選擇線RCSL1被激活于選擇狀態(tài)(H電平)時，讀出列選擇門RCSG1，使讀出數(shù)據(jù)總線RDB與/RDB分別跟結(jié)點N1a與N1b電連接。
讀出門RG1包含，分別將結(jié)點N1a與結(jié)點N1b跟接地電壓Vss電連接的N型MOS晶體管Q11與Q12。晶體管Q11與Q12的柵極，分別跟位線/BL1與BL1連接。因此，結(jié)點N1a與N1b的電壓由分別基于位線/BL1與BL1的電壓的驅(qū)動力拉至接地電壓Vss。
具體而言，當位線BL1的電壓高于位線/BL1的電壓時，由于通過晶體管Q12結(jié)點N1b被驅(qū)動至較強的接地電壓Vss，因此使結(jié)點N1a的電壓高于N1b的電壓。相反，當位線BL1的電壓低于位線/BL1的電壓時，就使結(jié)點N1b的電壓高于結(jié)點N1a的電壓。
寫入列選擇門WCSG1包含電連接于寫入數(shù)據(jù)總線WDB與位線B1之間的晶體管開關(guān)，以及電連接于寫入數(shù)據(jù)總線/WDB與位線/BL1之間的晶體管開關(guān)。這些晶體管開關(guān)，基于寫入列選擇線WCSL1的電壓導通或截止。換言之，當寫入列選擇線WCSL1被激活至選擇狀態(tài)(H電平)時，寫入列選擇門WCSG1分別將寫入數(shù)據(jù)總線WDB與/WDB跟位線BL1與/BL1電連接。
以下，也可將讀出列選擇線RCSL1～RCSLm、寫入列選擇線WCSL1～WCSLm、讀出列選擇門RCSG1～RCSGm、讀出門RG1～RGm、讀出驅(qū)動器選擇門RCDG1～RCDGm以及寫入列選擇門WCSG1～WCSGm分別總稱為讀出列選擇線RCSL、寫入列選擇線WCSL、讀出列選擇門RCSG、讀出門RG、讀出驅(qū)動器選擇門RCDG以及寫入列選擇門WCSG。
讀出/寫入控制電路60中有分別對應(yīng)于存儲單元列設(shè)置的短路開關(guān)晶體管62-1～62-m。短路開關(guān)晶體管62-1～62-m，分別響應(yīng)寫入列選擇線WCSL1～WCSLm而導通或截止。例如，短路開關(guān)晶體管62-1對應(yīng)第一存儲單元列設(shè)置，它對寫入列選擇線WCSL1的激活狀態(tài)(H電平)作出響應(yīng)，將位線BL1與/BL1的一端(寫入列選擇門WCSG1的對側(cè))相互電連接。
分別對應(yīng)其他存儲單元列設(shè)置的短路開關(guān)晶體管62-2～62-m也一樣，對寫入列選擇線WCSL2～WCSLm的激活狀態(tài)分別作出響應(yīng)，在對應(yīng)的存儲單元列中將構(gòu)成位線對BLP的位線BL與/BL的一端相互電連接。
讀出/寫入控制電路60中，在位線BL1、/BL1～BLm、/BLm和接地電壓Vss之間分別設(shè)有預充電晶體管64-1a、64-1b～64-ma、64-mb。預充電晶體管64-1a、64-1b～64-ma、64-mb，響應(yīng)位線預充電信號BLPR的激活狀態(tài)而導通，于是將位線BL1、/BL1～位線BLm、/BLm預充電至接地電壓Vss。
以下，也可將短路開關(guān)晶體管62-1～62-m和預充電晶體管64-1a、64-1b～64-ma、64-mb分別總稱為短路開關(guān)晶體管62和預充電晶體管64。
在MRAM裝置1的激活期間，由控制電路5產(chǎn)生的位線預充電信號BLPR至少在進行數(shù)據(jù)讀出前的預定期間被激活至H電平。另一方面，在MRAM裝置1的激活期間內(nèi)的數(shù)據(jù)讀出動作與寫入動作中，位線預充電信號BLPR被去激活至L電平，使預充電晶體管64截止。
接著，就數(shù)據(jù)讀出電路和數(shù)據(jù)寫入電路的結(jié)構(gòu)進行說明。
如圖3所示，數(shù)據(jù)讀出電路51R包含被供給電源電壓Vcc1，分別以預定電流供給內(nèi)部結(jié)點Ns1與Ns2的電流源161與162；電連接于內(nèi)部結(jié)點Ns1與讀出數(shù)據(jù)總線RDB之間的N型MOS晶體管163；電連接于內(nèi)部結(jié)點Ns2與讀出數(shù)據(jù)總線/RDB之間N型MOS晶體管164；以及使內(nèi)部結(jié)點Ns1與Ns2之間的電壓電平差放大并輸出讀出數(shù)據(jù)DOUT的放大器165。
在N型MOS晶體管163與164的各柵極上，分別加上基準電壓Vrr。電阻166與167，是為了將內(nèi)部結(jié)點Ns1與Ns2下拉至接地電壓Vss而設(shè)置的。通過這樣的結(jié)構(gòu)，數(shù)據(jù)讀出電路51R可以在數(shù)據(jù)讀出時分別向讀出數(shù)據(jù)總線RDB與/RDB提供相等的電流。
數(shù)據(jù)讀出時，通過對應(yīng)于被選存儲單元行的讀出門RG，將讀出數(shù)據(jù)總線RDB與/RDB以不同的驅(qū)動力下拉至接地電壓Vss。因此，通過數(shù)據(jù)讀出電路51R，能夠以將內(nèi)部結(jié)點Ns1與Ns2之間的電壓差放大的手段，讀出被選存儲單元的存儲數(shù)據(jù)。
如圖4所示，依據(jù)另一例電路結(jié)構(gòu)的數(shù)據(jù)讀出電路52R包含用作預充電晶體管的P型MOS晶體管171與172；用作開關(guān)晶體管的N型MOS的N型MOS晶體管173與174；互耦放大器175；用作互耦放大器工作電流供給開關(guān)的N型MOS晶體管180；以及倒相器182與184。
P型MOS晶體管171與172，分別電連接于電源電壓Vcc1與內(nèi)部結(jié)點Nr與/Nr之間。在數(shù)據(jù)讀出前的預定期間激活至L電平的預充電信號φpr被輸入至P型MOS晶體管171與172各自的柵極。
N型MOS晶體管173與174，分別電連接于內(nèi)部結(jié)點Nr與/Nr和讀出數(shù)據(jù)總線RDB與/RDB之間。在數(shù)據(jù)讀出時的預定期間激活至L電平的觸發(fā)脈沖φtr被輸入至MOS晶體管173與174各自的柵極。
互耦放大器175包含交叉耦合的P型MOS晶體管176與177，N型MOS晶體管178與179。N型MOS晶體管180，電連接于互耦放大器175與接地電壓Vss之間，其柵極被輸入讀出信號φs。在數(shù)據(jù)讀出時，讀出信號φs包含至少和觸發(fā)脈沖φtr相重疊的激活期(H電平)。
數(shù)據(jù)讀出前，響應(yīng)預充電信號φpr的激活狀態(tài)，結(jié)點Nr與/Nr各自被預充電至電源電壓Vcc1。在結(jié)點Nr與/Nr和讀出數(shù)據(jù)總線RDB與/RDB分別被電連接的狀態(tài)下，開始數(shù)據(jù)讀出動作。另外，在數(shù)據(jù)讀出動作開始后的預定時序，響應(yīng)觸發(fā)脈沖φtr的激活狀態(tài)(L電平)，N型Mos晶體管173與174將讀出數(shù)據(jù)總線RDB與/RDB跟內(nèi)部結(jié)點Nr與/Nr電氣上斷開。
互耦放大器175，響應(yīng)讀出信號φs的激活狀態(tài)，從N型MOS晶體管180得到工作電流，將內(nèi)部結(jié)點Nr與/Nr之間的電壓差放大至電源電壓Vcc1與接地電壓Vss之間的振幅。換言之，在通過數(shù)據(jù)讀出動作使讀出數(shù)據(jù)總線RDB的電壓高于讀出數(shù)據(jù)總線/RDB的場合，內(nèi)部結(jié)點Nr與/Nr被分別設(shè)于電源電壓Vcc1與接地電壓Vss。
倒相器182與184，將內(nèi)部結(jié)點Nr與/Nr的電壓電平反相，分別產(chǎn)生讀出數(shù)據(jù)/DOUT與DOUT。也就是，讀出數(shù)據(jù)DOUT與/DOUT的極性跟讀出數(shù)據(jù)總線RDB與/RDB的極性一致。
如圖5所示，數(shù)據(jù)寫入電路51W包含用以向內(nèi)部結(jié)點Nw0供給恒定電流的P型MOS晶體管151；構(gòu)成用以控制通過晶體管151的電流的電流反射鏡電路的P型MOS晶體管152與電流源153；以及經(jīng)由內(nèi)部結(jié)點Nw0獲得工作電流的倒相器154、155與156。倒相器154、155與156各自在所供給的電源電壓Vcc3與接地電壓Vss下工作。
倒相器154將寫入數(shù)據(jù)DIN的電壓電平反相后傳送給寫入數(shù)據(jù)總線WDB。倒相器155將寫入數(shù)據(jù)DIN的電壓電平反相后傳送給倒相器156的輸入結(jié)點。倒相器156將倒相器154的輸出反相后傳送給寫入數(shù)據(jù)總線/WDB。因此，數(shù)據(jù)寫入電路51W，根據(jù)寫入數(shù)據(jù)DIN的電壓電平，將內(nèi)部結(jié)點Nw1與Nw2的電壓各設(shè)于電源電壓Vcc3與接地電壓Vss之一。
接著，用圖6對依據(jù)實施例1的MRAM裝置中的數(shù)據(jù)讀出與數(shù)據(jù)寫入動作進行說明。
首先，說明數(shù)據(jù)讀出動作。
數(shù)據(jù)讀出前，讀出數(shù)據(jù)總線RDB、/RDB被預充電至電源電壓Vcc1，位線BL、/BL被預充電至接地電壓Vss。
數(shù)據(jù)讀出時，通過對應(yīng)的讀出驅(qū)動器選擇門RCDG，對應(yīng)于被選存儲單元的位線BL與/BL被分別和電源電壓Vcc2電連接。
進而，讀出字線RWL中對應(yīng)被選存儲單元的那條字線，被按照行選擇結(jié)果激活至選擇狀態(tài)(H電平)。結(jié)果，被選存儲單元被電連接于位線BL與/BL之一和接地電壓Vss之間。并且，假讀出字線DRWL1與DRWL2之一被激活，不與MTJ存儲單元MC連接的位線BL與/BL的另一端跟假存儲單元DMC連接。
另一方面，寫入字線WWL與寫入列選擇線WCSL被去激活至L電平(接地電壓Vss)。無電流流入寫入字線WWL與寫入數(shù)據(jù)總線WDB、/WDB。
如此，數(shù)據(jù)讀出時，位線BL與/BL各自經(jīng)由充當電阻的被選存儲單元或假存儲單元DMC，被下拉至接地電壓Vss。并且，在被選存儲單元列中，對應(yīng)的位線BL與/BL各自被讀出驅(qū)動器選擇門RCDG上拉至電源電壓Vcc2。因此，位線BL與/BL的電壓取決于上拉力(至Vcc2)與下拉力(至Vss)的平衡，也就是決定于充當電阻器的被選存儲單元或假存儲單元的電阻。
例如，被選存儲單元的存儲數(shù)據(jù)的級為“1”(電阻R1)時，在跟存儲單元連接的位線BL與/BL中的一條位線上產(chǎn)生的電壓變化ΔV1，大于跟假存儲單元DMC連接的位線BL與/BL中的另一條位線上產(chǎn)生的電壓變化ΔVm。構(gòu)成對應(yīng)被選存儲單元的位線對BLP的位線BL與/BL的電壓間的相對關(guān)系，隨被讀出的存儲數(shù)據(jù)的級改變。如此，根據(jù)位線BL與/BL之間的電壓差，讀出數(shù)據(jù)總線RDB與/RDB的電位被讀出門RG驅(qū)動。
換言之，當位線BL的電壓高于位線/BL的電壓時，讀出數(shù)據(jù)總線/RDB比讀出數(shù)據(jù)總線RDB更強地被讀出門RG驅(qū)動至接地電壓Vss側(cè)(圖6中電壓變化ΔVb1＞ΔVbm)。
以上述方式產(chǎn)生的讀出數(shù)據(jù)總線RDB與/RDB之間的電壓差，通過數(shù)據(jù)讀出電路51R或52R放大，從而可以輸出H電平的讀出數(shù)據(jù)DOUT。采用數(shù)據(jù)讀出電路52R的場合，預充電信號φpr在數(shù)據(jù)讀出動作中被去激活至H電平。并且，在從數(shù)據(jù)讀出動作開始的預定時間經(jīng)過后，讀出信號φs被激活至H電平，觸發(fā)脈沖φtr被激活至L電平，其激活期間跟讀出信號φs相重疊。
相反，被選存儲單元保持為“0”(電阻R0)時，即位線/BL的電壓高于位線BL的電壓的場合，讀出數(shù)據(jù)總線RDB比讀出數(shù)據(jù)總線/RDB更強地被讀出門RG驅(qū)動至接地電壓Vss側(cè)?；谶@樣產(chǎn)生的讀出數(shù)據(jù)總線RDB與/RDB之間的電壓差，可以輸出L電平的讀出數(shù)據(jù)DOUT。
如此，通過經(jīng)由讀出門RG驅(qū)動讀出數(shù)據(jù)總線RDB與/RDB電位的結(jié)構(gòu)，進行數(shù)據(jù)讀出時可以將寄生電容大的讀出數(shù)據(jù)總線RDB與/RDE從流經(jīng)被選存儲單元(或假存儲單元)與位線的讀出電流路徑中排除。由此，可以減輕通過被選存儲單元與假存儲單元的讀出電流路徑的RC負載，在位線BL與/BL中迅速產(chǎn)生數(shù)據(jù)讀出所需的電壓變化。這樣，可以高速進行數(shù)據(jù)讀出，實現(xiàn)對MRAM裝置的高速存取。
另外，為了抑制MTJ存儲單元中的隧道磁致電阻元件TMR兩端所加的電壓，要確定數(shù)據(jù)讀出時上拉位線BL與/BL的電源電壓Vcc2。一般而言，如果考慮作為隧道磁致電阻元件的隧道勢壘的絕緣膜可靠性，須將該偏置電壓設(shè)于約400mV或更小。結(jié)果，可以保證MTJ存儲單元的動作可靠性，并可實現(xiàn)高速數(shù)據(jù)讀出。
并且，由于以位線BL與/BL的預充電電壓作為接地電壓，在非被選列中不會出現(xiàn)這樣的現(xiàn)象，即響應(yīng)被選行的讀出字線RWL的激活狀態(tài)經(jīng)由導通的存取晶體管從位線BL與/BL產(chǎn)生放電電流。結(jié)果，可以減少因位線BL與/BL中伴隨預充電的充放電導致的電力消耗。
接著，對數(shù)據(jù)寫入時的動作進行說明。
對應(yīng)于列選擇結(jié)果的寫入列選擇線WCSL被激活至選擇狀態(tài)(H電平)后，對應(yīng)的寫入列選擇門WCSG導通。于是，對應(yīng)被選存儲單元的選擇列的位線BL與/BL各自的一端，分別跟寫入數(shù)據(jù)總線WDB與/WDB連接。
并且，數(shù)據(jù)寫入時，對應(yīng)的短路開關(guān)晶體管62導通，被選列的位線BL與/BL的另一端(位于寫入列選擇門WCSG的對側(cè))之間相互短接。
如上說明，數(shù)據(jù)寫入電路51W，將寫入數(shù)據(jù)總線WDB與/WDB各設(shè)定于電源電壓Vcc3與接地電壓Vss中的一個電壓。例如，寫入數(shù)據(jù)DIN的數(shù)據(jù)級為L電平時，流過用以向?qū)懭霐?shù)據(jù)總線WDB寫入L電平數(shù)據(jù)的數(shù)據(jù)寫入電流-Iw。數(shù)據(jù)寫入電流-Iw，經(jīng)由寫入列選擇門WCSG供給選擇列的位線BL。
流向選擇列的位線BL的數(shù)據(jù)寫入電流-Iw，被短路開關(guān)晶體管62折返。由此，在另一位線/BL上流過相反方向的數(shù)據(jù)寫入電流+Iw。流過位線/BL的數(shù)據(jù)寫入電流+Iw，經(jīng)由寫入列選擇門WCSG被送至寫入數(shù)據(jù)總線/WDB。
另外，寫入字線WWL中的一條字線，按照行選擇結(jié)果被激活至選擇狀態(tài)(H電平電源電壓Vcc3)，于是流過數(shù)據(jù)寫入電流Ip。結(jié)果，在對應(yīng)的寫入字線WWL與位線BL(/BL)中都有數(shù)據(jù)寫入電流流入的被選存儲單元，進行數(shù)據(jù)寫入。經(jīng)折返而流過被選列的位線BL與/BL的數(shù)據(jù)寫入電流±Iw的方向，根據(jù)寫入數(shù)據(jù)DIN的數(shù)據(jù)級反向。
數(shù)據(jù)寫入時，讀出字線RWL被保持在非選擇狀態(tài)(L電平)。還有，在數(shù)據(jù)讀出電路52R中，數(shù)據(jù)寫入時，預充電信號φpr被激活至H電平。另一方面，讀出信號φs被去激活至L電平，觸發(fā)脈沖φtr被去激活至H電平。
并且，在數(shù)據(jù)寫入時，通過將位線預充電信號BLPR激活至H電平，數(shù)據(jù)寫入時位線BL與/BL的電壓也被設(shè)在相當于數(shù)據(jù)讀出時的預充電電壓電平的接地電壓Vss上。
同樣，讀出數(shù)據(jù)總線RDB與/RDB，被設(shè)定在相當于數(shù)據(jù)讀出時預充電電壓的電源電壓Vcc1上。如此，使得對應(yīng)于非被選列的位線BL、/BL和讀出數(shù)據(jù)總線RDB、/RDB的數(shù)據(jù)寫入時的電壓跟準備數(shù)據(jù)讀出的預充電電壓相一致，從而不需要數(shù)據(jù)讀出前新的預充電動作，可以高速完成數(shù)據(jù)讀出動作。
接著，對數(shù)據(jù)讀出與數(shù)據(jù)寫入電路系統(tǒng)的電源電壓電平進行說明。數(shù)據(jù)讀出電路51R、52R的工作電源電壓Vcc1和位線BL、/BL的預充電電壓Vcc2被設(shè)為Vcc1＞Vcc2，目的在于使位線振幅減小以抑制加于隧道磁致電阻元件兩端的電壓，同時增加讀出數(shù)據(jù)總線RDB、/RDB的振幅電壓。
另一方面，數(shù)據(jù)寫入時，被選存儲單元的隧道磁致電阻元件TMR必須被充分磁化。為此，數(shù)據(jù)寫入電路51W的工作電源電壓Vcc3，經(jīng)由寫入數(shù)據(jù)總線WDB、/WDB設(shè)定在高于電源電壓Vcc1與Vcc2的電壓上，以供給足夠的數(shù)據(jù)寫入電流，即設(shè)為Vcc3＞Vcc1＞Vcc2。
例如，將MRAM裝置外部供給的外部電源電壓直接用作電源電壓Vcc3，而且將該外部電源電壓通過降壓電路(未作圖示)降壓，如該電路具有產(chǎn)生電源電壓Vcc1與Vcc2的結(jié)構(gòu)，就可按照上述的Vcc3＞Vcc1＞Vcc2的關(guān)系高效率地提供電源電壓。
如圖7所示，跟依據(jù)實施例1的結(jié)構(gòu)相比，依據(jù)實施例1改型的結(jié)構(gòu)的不同點在于數(shù)據(jù)寫入電路51W為數(shù)據(jù)寫入電路52W所代替，且讀出驅(qū)動器選擇門RCDG1～RCDGm被省略。
如圖8所示，依據(jù)實施例1的改型的數(shù)據(jù)寫入電路52W，在用以供給數(shù)據(jù)寫入電流的數(shù)據(jù)寫入電路51W的結(jié)構(gòu)上增加了上拉電路53。
上拉電路53包含分別設(shè)置在電源電壓Vcc2與寫入數(shù)據(jù)總線WDB與/WDB之間的上拉晶體管157與158。上拉晶體管157與158，例如可以由P型MOS晶體管構(gòu)成，其柵極接受數(shù)據(jù)寫入時被激活至H電平、數(shù)據(jù)讀出時被去激活至L電平的寫入控制信號WE。相當于數(shù)據(jù)寫入電路51W的那部分結(jié)構(gòu)跟圖5所示相同，不再細述。
數(shù)據(jù)寫入時，上拉晶體管157與158被截止，因此跟數(shù)據(jù)寫入電路51W相同，可以向?qū)懭霐?shù)據(jù)總線WDB與/WDB供給數(shù)據(jù)寫入電流±Iw。另一方面，數(shù)據(jù)讀出時，相當于數(shù)據(jù)寫入電路51W的部分的數(shù)據(jù)寫入電流±Iw供給被停止，寫入數(shù)據(jù)總線WDB與/WDB各自被導通的上拉晶體管157與158上拉至電源電壓Vcc2。
如圖9所示，在依據(jù)實施例1的改型的結(jié)構(gòu)中，數(shù)據(jù)讀出時，對應(yīng)于被選列的寫入列選擇線WCSL也被激活至H電平。結(jié)果，被上拉至電源電壓Vcc2的寫入數(shù)據(jù)總線WDB與/WDB，分別跟被選列的位線BL與/BL電連接。
也就是，跟依據(jù)實施例1的結(jié)構(gòu)比較，依據(jù)實施例1改型的結(jié)構(gòu)的不同點在于被選列的位線BL與/BL被數(shù)據(jù)寫入系統(tǒng)電路(數(shù)據(jù)寫入電路52W)上拉。在被上拉至電源電壓Vcc2的位線BL與/BL和在由讀出門RG驅(qū)動至接地電壓Vss的讀出數(shù)據(jù)總線RDB、/RDB中產(chǎn)生的電壓變化，以及通過檢測這些電壓變化而讀出數(shù)據(jù)的動作，均跟圖6所示的相同，不再詳述。
并且，數(shù)據(jù)寫入時的動作也跟圖6所示的相同，因此不再詳述。
在依據(jù)實施例1改型的結(jié)構(gòu)中，可以不設(shè)置讀出驅(qū)動器選擇門RCDG1～RCDGm，以高效率地上拉對應(yīng)于選擇列的位線BL與/BL。還有，由于寫入數(shù)據(jù)總線WDB與/WDB可在數(shù)據(jù)寫入以外的時間預先上拉至電源電壓Vcc2，就不會造成數(shù)據(jù)讀出開始時動作速度的下降。
至于電源電壓Vcc1、Vcc2與Vcc3的電壓電平，可以跟實施例1同樣地進行設(shè)置。
實施例2在實施例2中，就從/向外部并行地接收/發(fā)送多位數(shù)據(jù)的MRAM裝置進行說明。
如圖10所示，依據(jù)實施例2的存儲陣列中有沿列方向設(shè)置的N個(N不小于2的整數(shù))存儲體MB1～MBN。各存儲體MB1～MBN，具有跟依據(jù)實施例1的存儲陣列10相同的結(jié)構(gòu)。
沿列方向布置為存儲體MB1～MBN所共用的M個(M不小于2的整數(shù))數(shù)據(jù)總線對DBP1～DBPM。例如，數(shù)據(jù)總線對DBP1包含互補的數(shù)據(jù)總線DB1與/DB1。以下，簡單地將數(shù)據(jù)總線對DBP1～DBPM總稱為DBP，將數(shù)據(jù)總線DB1～DBM總稱為數(shù)據(jù)總線DB，將數(shù)據(jù)總線/DB1～/DBM總稱為數(shù)據(jù)總線/DB。
讀出/寫入控制電路50、60包含分別對應(yīng)數(shù)據(jù)總線對DBP1～DBPM設(shè)置的數(shù)據(jù)讀出電路RDV1～RDVM和數(shù)據(jù)寫入電路WDV1～WDVM。數(shù)據(jù)讀出電路RDV1～RDVM，分別響應(yīng)讀出控制信號RE1～REM進行工作。同樣地，數(shù)據(jù)寫入電路WDV1～WDVM，分別響應(yīng)寫入控制信號WE1～WEM進行工作。
各數(shù)據(jù)讀出電路RDV1～RDVM也可以采用在圖3與圖4所示的數(shù)據(jù)讀出電路51R與52R的結(jié)構(gòu)。也就是，在數(shù)據(jù)讀出電路51R與52R中，如采用檢測并放大對應(yīng)的數(shù)據(jù)總線DB與/DB(取代讀出數(shù)據(jù)總線RDB與/RDB)的電壓的結(jié)構(gòu)，可以進行同樣的數(shù)據(jù)讀出。
特別是，通過將各存儲體MB1～MBK設(shè)置成具有跟實施例1相同的用讀出門進行數(shù)據(jù)讀出的結(jié)構(gòu)，可以采用不具讀出電流Is供給能力的、適合小型化的數(shù)據(jù)讀出電路52R，因此，可以保證數(shù)據(jù)讀出的高速化與MTJ存儲單元的動作可靠性，同時可以在大多設(shè)有數(shù)據(jù)讀出電路的結(jié)構(gòu)中，減少芯片面積。
并且，采用具有讀出電流Is供給能力的數(shù)據(jù)讀出電路51R的場合，跟傳統(tǒng)技術(shù)一樣，可以通過使讀出電流Is經(jīng)由數(shù)據(jù)總線DB(/DB)與位線BL(/BL)流入被選存儲單元進行數(shù)據(jù)讀出。
各數(shù)據(jù)寫入電路WDV1～WDVM，可以采用圖5與圖8中分別所示的數(shù)據(jù)寫入電路51W與52W的結(jié)構(gòu)。也就是，數(shù)據(jù)寫入電路51W與52W中，如采用驅(qū)動對應(yīng)的數(shù)據(jù)總線DB與/DB(取代寫入數(shù)據(jù)總線WDB與/WDB)的結(jié)構(gòu)，可以進行同樣的數(shù)據(jù)寫入。
特別是，在各存儲體MB1～MBK采用跟實施例1相同的讀出門進行數(shù)據(jù)讀出的結(jié)構(gòu)的場合，可以通過使用數(shù)據(jù)寫入電路52W來縮減芯片面積。
通過采用這種結(jié)構(gòu)，各數(shù)據(jù)總線對DBP可獨立地向/從被選存儲單元發(fā)送/接收數(shù)據(jù)。因此，可以同時使用多個數(shù)據(jù)對DBP，進行多位的并行數(shù)據(jù)讀出與寫入。
數(shù)據(jù)總線對DBP，在每k個(k自然數(shù))存儲單元處設(shè)置。
圖11是說明數(shù)據(jù)總線對布置的電路圖。由于數(shù)據(jù)總線對DBP1～DBPM以相同的方式布置，在圖11中僅以數(shù)據(jù)總線對DBP1的布置為代表進行表示。
如圖11所示，列譯碼器25有選擇地激活，用以在對應(yīng)于同一數(shù)據(jù)總線對的k個存儲單元列之間作列選擇的讀出列選擇線RCSL1～RCSLk與寫入列選擇線WCSL1～WCSLk。
對應(yīng)于第一至第k個存儲單元列分別設(shè)置，跟實施例1相同的寫入列選擇門WCSG、讀出列選擇門RCSG和讀出門RG與讀出驅(qū)動器選擇門RDCG。并且，MTJ存儲單元MC、假存儲單元DMC、短路開關(guān)晶體管62與預充電晶體管64，也按跟圖2所示的存儲陣列相同的方式進行布置。
讀出列選擇門RCSG，響應(yīng)對應(yīng)的讀出列選擇線RCSL的激活狀態(tài)，將數(shù)據(jù)總線DB1與/DB1和對應(yīng)的位線BL與/BL電連接。同樣地，寫入列選擇門WCSG，按照對應(yīng)的寫入列選擇線WCSL的電壓，分別將對應(yīng)的位線BL與/BL和數(shù)據(jù)總線DB1與/DB1電連接。
通過這樣的結(jié)構(gòu)，可以實現(xiàn)k個存儲單元列共用一個數(shù)據(jù)總線對DBP。
數(shù)據(jù)總線DB1與/DB1，跟位線BL、/BL沿同一方向布置。另一方面，讀出列選擇線RCSL與寫入列選擇線WCSL，沿著跟位線BL、/BL相交的方向(即行方向)布置。由此，可以避免與位線BL、/BL同一方向的布線集中，保證布線的間距。
又如圖10所示，存儲體MB1～MBN，按照存儲體地址(未作圖示)加以選擇。在被選存儲體中，通過一次數(shù)據(jù)讀出命令與一次數(shù)據(jù)寫入命令，向/從外部發(fā)送/接收M’位(M’不大于M的自然數(shù))讀出數(shù)據(jù)DOUT與寫入數(shù)據(jù)DIN。
因此，數(shù)據(jù)讀出時，可以并行讀出最大為M位的數(shù)據(jù)。結(jié)果，可以構(gòu)成這樣的MRAM裝置，該裝置特別適合于跟邏輯電路并裝于同一芯片的系統(tǒng)LSI等。
另一方面，數(shù)據(jù)寫入時，由于必須在位線BL、/BL中流過較大的數(shù)據(jù)寫入電流，如果取較多的并行寫入數(shù)據(jù)的位數(shù)(以下也稱“并行寫入位數(shù)”)，其數(shù)據(jù)耗電也就按比例增大。特別是，在并行讀出多位的結(jié)構(gòu)中，如果并行讀出的讀出數(shù)據(jù)的位數(shù)(以下也稱“并行讀出位數(shù)”)跟并行寫入位數(shù)相同，會使峰值電流過大，從而增大電源系統(tǒng)的負擔。結(jié)果，由于電源電壓波動的影響，有可能產(chǎn)生誤動作。
因此，在依據(jù)實施例2的結(jié)構(gòu)中，通過控制電路5所包含的寫入選擇電路6，將并行寫入位數(shù)設(shè)定得小于并行讀出位數(shù)。
例如，在并行讀出M位數(shù)據(jù)的場合，存儲陣列10中同時并行寫入的數(shù)據(jù)的位數(shù)，被設(shè)定為N’位(N’小于M’的自然數(shù))。
接著，用圖12A與圖12B說明控制電路5對數(shù)據(jù)讀出電路與數(shù)據(jù)寫入電路的動作控制。
在圖12A與12B中，所設(shè)置的數(shù)據(jù)總線對DBP的布置數(shù)M，跟一次數(shù)據(jù)讀出動作與數(shù)據(jù)寫入動作所發(fā)送/接收數(shù)據(jù)的位數(shù)M’相等，現(xiàn)以M＝M’＝8的場合為代表進行說明。
如圖12A所示，數(shù)據(jù)讀出時，在時刻tr0開始一次數(shù)據(jù)讀出命令，讀出控制信號RE1～RE8被同時激活，于是8位(M’位)的數(shù)據(jù)被并行讀出。還有，在此M＝M’的場合，也可以采用響應(yīng)共同的讀出控制信號RE來激活各數(shù)據(jù)讀出電路的結(jié)構(gòu)。
如圖12B所示，數(shù)據(jù)寫入時，為了抑制峰值電流的增加，將并行寫入位數(shù)N’設(shè)定得小于并行讀出位數(shù)M’。例如，當一次數(shù)據(jù)寫入命令開始后，分為不同的時刻tw0、tw1、tw2與tw3，由寫入選擇電路6一部分一部分地激活寫入控制信號WE1～WEM。
響應(yīng)寫入控制信號WE1～WEM中一個對應(yīng)信號的激活和去激活狀態(tài)，各數(shù)據(jù)寫入電路WDV1～WDVM被激活和被去激活。在被激活的數(shù)據(jù)寫入電路中，向圖5所示的倒相器154～156供給工作電流，用對應(yīng)的數(shù)據(jù)總線對DBP進行數(shù)據(jù)寫入。另一方面，在被去激活的數(shù)據(jù)寫入電路中，停止向圖5所示的倒相器154～156供給工作電流。
在圖12B的示例中，并行地進行每2位(N’位)的數(shù)據(jù)寫入。也就是，將一次數(shù)據(jù)寫入命令中輸入的8位(M’位)的寫入數(shù)據(jù)分為4份，進行每2位(N’位)的并行數(shù)據(jù)寫入。
如此，在能夠在存儲陣列10中進行多位數(shù)據(jù)讀出與數(shù)據(jù)寫入結(jié)構(gòu)中，將并行寫入位數(shù)N’設(shè)為小于并行讀出位數(shù)M’，或者設(shè)為N’＝1，一位一位串行地進行存取的結(jié)構(gòu)，這樣可以有效減小數(shù)據(jù)寫入時的峰值電流。結(jié)果，可以提高MRAM裝置數(shù)據(jù)讀出時的數(shù)據(jù)速率，同時可以通過抑制數(shù)據(jù)寫入時的峰值電流而減輕電源系統(tǒng)的負擔，改善其工作可靠性。
特別是，通過以每N’位(N’小于M’的自然數(shù))地(M’/N’)次反復并行寫入的方式構(gòu)成進行M’位數(shù)據(jù)寫入的一次數(shù)據(jù)寫入命令，可以使一次數(shù)據(jù)讀出命令的字長(位數(shù))跟一次數(shù)據(jù)寫入命令的字長(位數(shù))相同。
實施例2的改型圖13是表示依據(jù)實施例2改型的存儲陣列10及其周邊電路結(jié)構(gòu)的概略框圖。
在依據(jù)實施例2改型的結(jié)構(gòu)中，數(shù)據(jù)總線對DBP被分為讀出數(shù)據(jù)總線對RDBP與寫入數(shù)據(jù)總線對WDBP。另外，在整個存儲陣列10中，讀出數(shù)據(jù)總線對RDBP的布置數(shù)與寫入數(shù)據(jù)總線對WDBP的布置數(shù)不同。
圖13示出了，在整個存儲陣列10中設(shè)置M個讀出數(shù)據(jù)總線對RDBP1～RDBPM和H個(HH＜M的自然數(shù))寫入數(shù)據(jù)總線對WDBP1～WDBPH的結(jié)構(gòu)。
跟依據(jù)實施例2的結(jié)構(gòu)相同，每k個存儲單元列設(shè)置一個讀出數(shù)據(jù)總線對RDBP1～RDBPM。另一方面，每k’個(k’k’＞k的自然數(shù))存儲單元列設(shè)置一個寫入數(shù)據(jù)總線對WDBP1～WDBPH。
跟實施例2相同，對應(yīng)各讀出數(shù)據(jù)總線對RDBP1～RDBPM，設(shè)置數(shù)據(jù)讀出電路RDV1～RDVM。同樣地，跟實施例2相同，對應(yīng)寫入數(shù)據(jù)總線對WDBP1～WDBPH，設(shè)置數(shù)據(jù)寫入電路WDV1～WDVH。其他部分的結(jié)構(gòu)跟實施例2相同，在此不再贅述。
通過設(shè)置這樣的結(jié)構(gòu)——以并行寫入位數(shù)小于并行讀出位數(shù)為前提的結(jié)構(gòu)，可以減少數(shù)據(jù)寫入電路WDV的設(shè)置個數(shù)。由此，可以提高電路布局的自由度，并縮小MRAM裝置所占的芯片面積。
另外，如果將寫入數(shù)據(jù)總線對WDBP與讀出數(shù)據(jù)總線對RDBP的設(shè)置個數(shù)的比例設(shè)定得合適，就無必要進行數(shù)據(jù)寫入電路與數(shù)據(jù)讀出電路的激活選擇控制。例如，設(shè)定寫入數(shù)據(jù)總線對WDBP的設(shè)置個數(shù)與并行寫入位數(shù)相等(H＝N’)，并設(shè)定讀出數(shù)據(jù)總線對RDBP的設(shè)置個數(shù)與并行讀出位數(shù)相等(M＝M’)，通過這一手段，可以在數(shù)據(jù)讀出時基于共同的讀出控制信號RE并行地激活各數(shù)據(jù)讀出電路，而另一方面，即使采用“響應(yīng)共同的寫入控制信號WE而并行地激活數(shù)據(jù)寫入時各數(shù)據(jù)寫入電路”這樣的結(jié)構(gòu)，也可以取得跟實施例2相同的效果。由此，可以簡化各數(shù)據(jù)寫入電路與各數(shù)據(jù)讀出電路的動作控制。
并且，跟實施例2相同，通過每N’位(N’小于M’的自然數(shù))地(M’/N’)次反復M’位數(shù)據(jù)寫入來構(gòu)成一次數(shù)據(jù)寫入命令，就可使一次數(shù)據(jù)讀出命令的字長(位數(shù))與一次數(shù)據(jù)寫入命令的字長(位數(shù))相同。
特別是，如上所述，如果在設(shè)定為H＝N’與M＝M’后，將寫入數(shù)據(jù)總線對WDBP與讀出數(shù)據(jù)總線對RDBP的設(shè)置個數(shù)的比例(M/H)設(shè)為整數(shù)，且對應(yīng)一次數(shù)據(jù)寫入命令分別用不同的存儲體(M/H)次反復H位并行數(shù)據(jù)寫入，就可以不進行對各數(shù)據(jù)寫入電路與各數(shù)據(jù)讀出電路的激活的選擇控制，使一次數(shù)據(jù)讀出命令的字長(位數(shù))跟一次數(shù)據(jù)寫入命令的字長(位數(shù))相同。
權(quán)利要求
1.一種薄膜磁性體存儲裝置，其中設(shè)有用以保持存儲數(shù)據(jù)的多個存儲單元，各所述存儲單元包含按照所述存儲數(shù)據(jù)的級改變電阻的磁性存儲部分，以及數(shù)據(jù)讀出時有選擇地導通的存取門；按照地址信號，在所述多個存儲單元中指定被選為數(shù)據(jù)讀出或數(shù)據(jù)寫入對象的被選存儲單元的譯碼部分；設(shè)置在所述多個存儲單元的每個預定分區(qū)的位線，該位線在所述數(shù)據(jù)讀出時響應(yīng)所述被選存儲單元存取門的導通，經(jīng)由所述被選存儲單元的磁性存儲部分與第一電壓連接；在所述數(shù)據(jù)讀出時，將所述位線跟第二電壓電連接的位線驅(qū)動部分，該第二電壓按照使加于所述被選存儲單元兩端的電壓不高于預定電壓的要求加以確定；為所述多個存儲單元共用的、用以傳送出自所述被選存儲單元的讀出數(shù)據(jù)的讀出數(shù)據(jù)線；通過跟與所述被選存儲單元連接的位線的電壓相應(yīng)的驅(qū)動力，將所述讀出數(shù)據(jù)線的電壓驅(qū)動至固定電壓的讀出門電路；以及用以檢測、放大所述讀出數(shù)據(jù)線的電壓，并產(chǎn)生所述讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。
2.如權(quán)利要求1所述的薄膜磁性體存儲裝置，其特征在于所述磁性存儲部分包含具有被固定磁化方向的固定磁化層，通過由數(shù)據(jù)寫入電流產(chǎn)生的磁場，在與所述存儲數(shù)據(jù)的級相應(yīng)的方向上磁化的自由磁化層，以及在所述固定磁化層與所述自由磁化層之間形成的、用以使數(shù)據(jù)讀出電流通過的隧道膜；所述電阻按照所述固定磁化層與所述自由磁化層各自磁化方向之間的相對關(guān)系變化；所述預定電壓考慮所述隧道膜的可靠性加以確定。
3.如權(quán)利要求1所述的薄膜磁性體存儲裝置，其特征在于所述多個存儲單元被行列狀布置；所述位線被設(shè)置在所述多個存儲單元的每一列處；所述位線驅(qū)動部分包含被設(shè)置在所述每一列處的、電連接于對應(yīng)的位線與所述第二電壓之間的列選擇門；所述列選擇門，按照所述譯碼電路的指示在對應(yīng)列包含被選存儲單元時導通。
4.如權(quán)利要求1所述的薄膜磁性體存儲裝置，其特征在于所述多個存儲單元被行列狀布置；所述位線被設(shè)置在所述多個存儲單元的每一列處；所述薄膜磁性體存儲裝置中還設(shè)有用以傳送數(shù)據(jù)寫入電流的寫入數(shù)據(jù)線；用以將在與所述存儲數(shù)據(jù)的級相應(yīng)的方向上的所述數(shù)據(jù)寫入電流供給所述寫入數(shù)據(jù)線的數(shù)據(jù)寫入電路；設(shè)置在所述每一個列處的、用以在對應(yīng)列包含被選存儲單元時將對應(yīng)的位線跟所述寫入數(shù)據(jù)線電連接的列選擇門；以及用以在所述數(shù)據(jù)讀出時將所述寫入數(shù)據(jù)線與所述第二電壓連接的上拉電路；所述上拉電路，在所述數(shù)據(jù)寫入時使所述寫入數(shù)據(jù)線跟所述第二電壓斷開。
5.如權(quán)利要求1所述的薄膜磁性體存儲裝置，其特征在于所述數(shù)據(jù)讀出電路在供給的第三電壓下工作；所述第三電壓高于所述第二電壓。
6.如權(quán)利要求1所述的薄膜磁性體存儲裝置，其特征在于所述第一電壓是接地電壓；所述位線在數(shù)據(jù)讀出前被預充電至所述接地電壓。
7.一種薄膜磁性體存儲裝置，其中設(shè)有用以保持存儲數(shù)據(jù)的多個存儲單元，各所述存儲單元包含通過由數(shù)據(jù)寫入電流產(chǎn)生的磁場在與所述存儲數(shù)據(jù)的級相應(yīng)的方向上磁化，同時按照所述磁化方向改變電阻的磁性存儲部分，以及數(shù)據(jù)讀出時有選擇地導通的存取門；按照地址信號，在所述多個存儲單元中指定被選為數(shù)據(jù)讀出或數(shù)據(jù)寫入對象的被選存儲單元的譯碼部分；為了傳送與所述存儲數(shù)據(jù)的級相應(yīng)的電信號而在所述多個存儲單元的每個預定分區(qū)設(shè)置的位線，該位線在所述數(shù)據(jù)讀出時響應(yīng)所述被選存儲單元存取門的導通，經(jīng)由所述被選存儲單元的磁性存儲部分與第一電壓連接；在所述數(shù)據(jù)讀出時，用以跟第二電壓電連接的位線驅(qū)動部分；為所述多個存儲單元共用的、用以傳送出自所述被選存儲單元的讀出數(shù)據(jù)的讀出數(shù)據(jù)線；通過跟與所述被選存儲單元連接的位線的電壓相應(yīng)的驅(qū)動力，將所述讀出數(shù)據(jù)線的電壓驅(qū)動至固定電壓的讀出門電路；檢測與放大所述讀出數(shù)據(jù)線的電壓，并產(chǎn)生所述讀出數(shù)據(jù)的數(shù)據(jù)讀出電路；以及在供給的高于所述第二電壓的第三電壓下工作的數(shù)據(jù)寫入電路，該電路在數(shù)據(jù)寫入時向?qū)?yīng)于所述選擇存儲單元的位線供給所述數(shù)據(jù)寫入電流。
8.如權(quán)利要求7所述的薄膜磁性體存儲裝置，其特征在于所述磁性存儲部分包含具有被固定磁化方向的固定磁化層，在與由所述數(shù)據(jù)寫入電流產(chǎn)生的磁場相應(yīng)的方向上磁化的自由磁化層，以及在所述固定磁化層與所述自由磁化層之間形成的、用以使數(shù)據(jù)讀出電流通過的隧道膜；所述電阻按照所述固定磁化層與所述自由磁化層各自磁化方向之間的相對關(guān)系變化；所述第二電壓按照使加于所述被選存儲單元兩端的電壓不大于預定電壓的要求加以設(shè)定；所述預定電壓考慮所述隧道膜的可靠性加以確定。
9.如權(quán)利要求7所述的薄膜磁性體存儲裝置，其特征在于所述第三電壓，直接使用從所述薄膜磁性體存儲裝置外部供給的外部電源電壓。
10.如權(quán)利要求7所述的薄膜磁性體存儲裝置，其特征在于所述數(shù)據(jù)讀出電路在供給的第四電壓下工作；所述第四電壓低于所述第三電壓，但高于所述第二電壓。
11.一種薄膜磁性體存儲裝置，其中設(shè)有行列狀設(shè)置的多個存儲單元，各所述存儲單元包含通過由數(shù)據(jù)寫入電流產(chǎn)生的磁場在與存儲數(shù)據(jù)的級相應(yīng)的方向上磁化，同時按照所述磁化方向改變電阻的磁性存儲部分，以及數(shù)據(jù)讀出時有選擇地導通的、使數(shù)據(jù)讀出電路流入所述磁性存儲部分的存取門；為了傳送與所述存儲數(shù)據(jù)的級相應(yīng)的電信號，分別對應(yīng)于存儲單元列設(shè)置的多條位線；用以向被選存儲單元傳送讀出數(shù)據(jù)的多條讀出數(shù)據(jù)線；用以向被選存儲單元傳送寫入數(shù)據(jù)的多條寫入數(shù)據(jù)線；所述數(shù)據(jù)讀出時，指示用所述多條讀出數(shù)據(jù)線的至少一部分進行M位(M不小于2的整數(shù))的并行數(shù)據(jù)讀出的控制電路；所述控制電路，在數(shù)據(jù)寫入時，指示用所述多條寫入數(shù)據(jù)線的一部分進行N位(N以N＜M表示的自然數(shù))的并行數(shù)據(jù)寫入。
12.如權(quán)利要求11所述的薄膜磁性體存儲裝置，其特征在于所述多條讀出數(shù)據(jù)線與所述多條寫入數(shù)據(jù)線，沿所述多條位線的方向布置。
13.如權(quán)利要求11所述的薄膜磁性體存儲裝置，其特征在于所述多條讀出數(shù)據(jù)線與所述多條寫入數(shù)據(jù)線，以相同的數(shù)量設(shè)置；各所述讀出數(shù)據(jù)線與各所述寫入數(shù)據(jù)線，利用在所述多個存儲單元的每個預定分區(qū)設(shè)置的數(shù)據(jù)總線作為同一布線形成；所述薄膜磁性體存儲裝置中還設(shè)有，設(shè)于每個所述數(shù)據(jù)總線的、數(shù)據(jù)讀出時有選擇地被激活后按照所述數(shù)據(jù)總線的電壓進行數(shù)據(jù)讀出的數(shù)據(jù)讀出電路；設(shè)于每個所述數(shù)據(jù)總線的、數(shù)據(jù)寫入時有選擇地被激活后向?qū)?yīng)的數(shù)據(jù)總線供給所述數(shù)據(jù)寫入電流的數(shù)據(jù)寫入電路；所述控制電路，在所述數(shù)據(jù)讀出時將M個數(shù)據(jù)讀出電路激活，同時在所述數(shù)據(jù)寫入時有選擇地激活N個數(shù)據(jù)寫入電路。
14.如權(quán)利要求11所述的薄膜磁性體存儲裝置，其特征在于每K個(K不小于2的整數(shù))所述存儲單元列設(shè)置所述多條讀出數(shù)據(jù)線中的一條；每L個(L以L＞K表示的整數(shù))所述存儲單元列設(shè)置所述多條寫入數(shù)據(jù)線中的一條；所述控制電路，在所述數(shù)據(jù)讀出時激活M個數(shù)據(jù)讀出電路的同時，在所述數(shù)據(jù)寫入時激活N個數(shù)據(jù)寫入電路。
15.如權(quán)利要求11所述的薄膜磁性體存儲裝置，其特征在于所述M位是所述N位的整數(shù)倍；所述控制電路，響應(yīng)一次數(shù)據(jù)寫入命令，指示(M/N)次反復進行所述N位的并行數(shù)據(jù)寫入。
全文摘要
對應(yīng)于選擇列的兩條互補的位線BL、/BL，經(jīng)由被選擇的MTJ存儲單元與假存儲單元DMC各一個下拉至接地電壓，同時經(jīng)由讀出驅(qū)動器選擇門RCDG上拉至電源電壓。對應(yīng)于選擇列的讀出門RG，以與其所對應(yīng)的兩條互補位線的電壓相應(yīng)的驅(qū)動力，分別驅(qū)動兩條互補的讀出數(shù)據(jù)總線RDB、/RDB。數(shù)據(jù)讀出電路51R，基于兩條互補的讀出數(shù)據(jù)總線的電壓差進行數(shù)據(jù)讀出。電源電壓，基于對MTJ存儲單元的隧道絕緣膜可靠性的考慮加以確定。
文檔編號H01L43/08GK1402253SQ02126168
公開日2003年3月12日 申請日期2002年7月9日 優(yōu)先權(quán)日2001年8月9日
發(fā)明者日高秀人 申請人:三菱電機株式會社