資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及存儲(chǔ)器讀寫操作的技術(shù)領(lǐng)域，特別是涉及一種資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路。
【背景技術(shù)】
[0002]隨著電子產(chǎn)品的不斷發(fā)展，芯片技術(shù)也在發(fā)生著巨大的變化。資料存儲(chǔ)型閃存作為閃存的一種，由于其內(nèi)部非線性宏單元模式為固態(tài)大容量?jī)?nèi)存的實(shí)現(xiàn)提供了廉價(jià)有效的解決方案。資料存儲(chǔ)型閃存存儲(chǔ)器具有容量較大，改寫速度快等優(yōu)點(diǎn)，適用于大量數(shù)據(jù)的存儲(chǔ)，因而在業(yè)界得到了越來(lái)越廣泛的應(yīng)用，如嵌入式產(chǎn)品中包括數(shù)碼相機(jī)、MP3隨身聽(tīng)記憶卡、體積小巧的U盤等。
[0003]但資料存儲(chǔ)型閃存在其應(yīng)用領(lǐng)域也存在一定的不足。在資料存儲(chǔ)型閃存中，由于存儲(chǔ)容量的增加導(dǎo)致了某些節(jié)點(diǎn)的寄生電容很大，容易導(dǎo)致芯片內(nèi)部鎖存器翻轉(zhuǎn)出現(xiàn)困難，進(jìn)而造成錯(cuò)誤數(shù)據(jù)的讀出，影響資料存儲(chǔ)型閃存正常的使用。
【實(shí)用新型內(nèi)容】
[0004]針對(duì)以上不足，本實(shí)用新型提出了一種資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路。通過(guò)對(duì)現(xiàn)有讀數(shù)據(jù)電路進(jìn)行優(yōu)化，減少寄生電容對(duì)鎖存器翻轉(zhuǎn)的影響，降低了資料存儲(chǔ)型閃存數(shù)據(jù)錯(cuò)誤讀出的風(fēng)險(xiǎn)。
[0005]為了實(shí)現(xiàn)以上技術(shù)方案，本實(shí)用新型提出了，包括:電壓調(diào)節(jié)模塊、鎖存器模塊、控制信號(hào)模塊、以及第一晶體管和第二晶體管；
[0006]其中，所述電壓調(diào)節(jié)模塊的第一輸入端、第二輸入端分別與資料存儲(chǔ)型閃存的數(shù)據(jù)緩存器的第一輸出端第二輸出端相連；所述電壓調(diào)節(jié)模塊的第一控制端、第二控制端分別與資料存儲(chǔ)型閃存的電壓調(diào)節(jié)電路的第一輸出端、第二輸出端相連；
[0007]所述鎖存器模塊的第一輸入端、第二輸入端分別與所述第一晶體管的源極、第二晶體管的漏極相連；
[0008]所述控制信號(hào)模塊的第一輸入端、第二輸入端分別與所述鎖存器模塊的輸出端相連，所述控制信號(hào)模塊的第一輸出端、第二輸出端相連并與數(shù)據(jù)通路相連；
[0009]所述第一晶體管的漏極與所述數(shù)據(jù)緩存器的第一輸出端相連，所述第二晶體管的源極與所述數(shù)據(jù)緩存器的第二輸出端相連，所述第一晶體管的柵極與第二晶體管的柵極相連并與外部控制電路的第一輸入端相連。
[0010]進(jìn)一步的，所述電壓調(diào)節(jié)模塊包括第三晶體管以及第四晶體管；
[0011]其中，所述第三晶體管的漏極與所述數(shù)據(jù)緩存器的第一輸出端相連、第四晶體管的源極與所述數(shù)據(jù)緩存器的第二輸出端相連，所述第三晶體管的柵極與所述電壓調(diào)節(jié)電路的第一輸出端相連，第四晶體管的柵極與所述電壓調(diào)節(jié)電路的第二輸出端相連，所述第三晶體管的源極、第四晶體管的漏極相連并接入電源。
[0012]進(jìn)一步的，所述鎖存器模塊包括第五晶體管、第六晶體管、第七晶體管、第八晶體管和第九晶體管；
[0013]其中，所述第五晶體管的漏極與第六晶體管的柵極、第七晶體管的源極、第八晶體管的柵極相連，并與所述第一晶體管的源極相連；所述第五晶體管的柵極與第六晶體管的源極、第七晶體管的柵極、第八晶體管的漏極相連并與所述第二晶體管的漏極相連，所述第五晶體管的源極與第六晶體管的漏極相連并接入電源；
[0014]所述第二晶體管的漏極與所述控制信號(hào)模塊的第一輸入端、第二輸入端相連；
[0015]所述第七晶體管的漏極與第八晶體管的源極、第九晶體管的漏極相連；所述第九晶體管的源極接地，柵極與所述外部控制電路的第一輸入端相連。
[0016]進(jìn)一步的，所述控制信號(hào)模塊包括第十晶體管、第十一晶體管、第十二晶體管和第十三晶體管；
[0017]其中，所述第十晶體管的漏極接入電源，柵極與所述外部控制電路第二輸入端相連，源極與第十一晶體管漏極相連；
[0018]第十一晶體管的柵極與所述鎖存器模塊輸出端相連，源極與所述數(shù)據(jù)通路相連；
[0019]第十二晶體管的源極接地，柵極與所述外部控制電路第二輸入端相連，漏極與所述第十三晶體管源極相連；
[0020]第十三晶體管的柵極與所述鎖存器模塊輸出端相連，漏極與所述數(shù)據(jù)通路相連。
[0021]進(jìn)一步的，還包括有輔助模塊，所述輔助模塊包括第十四晶體管和第十五晶體管；
[0022]其中，所述第十四晶體管的漏極與第十五晶體管的漏極分別與所述數(shù)據(jù)緩存器的第一輸出端、第二輸出端相連；第十四晶體管的柵極和第十五晶體管的柵極與外部寫電路相連；第十四晶體管的源極和第十五晶體管的源極相連并接地。
[0023]本實(shí)用新型通過(guò)對(duì)外部數(shù)據(jù)緩存器與鎖存器模塊之間加入兩個(gè)晶體管。在數(shù)據(jù)讀取階段，利用兩個(gè)晶體管，進(jìn)而能夠使外部數(shù)據(jù)緩存器與鎖存器模塊之間斷開(kāi)，從而避免了多個(gè)數(shù)據(jù)緩存器工作生成的寄生電容對(duì)鎖存器造成的翻轉(zhuǎn)困難，保證了數(shù)據(jù)讀取的準(zhǔn)確性。
【附圖說(shuō)明】
[0024]圖1是本實(shí)用新型實(shí)施例提供的一種資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路的結(jié)構(gòu)示意圖。
[0025]圖2是本實(shí)用新型實(shí)施例提供的一種資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路示意圖。
【具體實(shí)施方式】
[0026]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明?？梢岳斫獾氖?，此處所描述的具體實(shí)施例僅僅用于解釋本實(shí)用新型，而非對(duì)本實(shí)用新型的限定。另外還需要說(shuō)明的是，為了便于描述，附圖中僅示出了與本實(shí)用新型相關(guān)的部分而非全部?jī)?nèi)容。
[0027]圖1是本實(shí)用新型實(shí)施例提供的一種資料存儲(chǔ)型閃存中優(yōu)化讀數(shù)據(jù)電路的結(jié)構(gòu)示意圖。
[0028]如圖1所示，一種資料存儲(chǔ)型閃存(以下稱為芯片)中優(yōu)化讀數(shù)據(jù)電路，包括，電壓調(diào)節(jié)模塊110、鎖存器模塊120、控制信號(hào)模塊130、輔助模塊140以及第一晶體管150和第二晶體管160 ;此外，還包括有數(shù)據(jù)緩存器170、電壓調(diào)節(jié)電路180、外部控制電路190和寫入電路200。
[0029]其中，所述電壓調(diào)節(jié)模塊110第一輸入端與芯片的數(shù)據(jù)緩存器170的第一輸出端相連，第二輸入端與數(shù)據(jù)緩存器170的第二輸出端相連；電壓調(diào)節(jié)模塊110第一控制端與芯片的電壓調(diào)節(jié)電路180第一輸出端相連，第二控制端與電壓調(diào)節(jié)電路180第二輸出端相連。
[0030]鎖存器模塊120的第一輸入端、第二輸入端分別與第一晶體管150源極、第二晶體管160漏極相連；
[0031]控制信號(hào)模塊130的第一輸入端、第二輸入端分別與鎖存器模塊120的輸出端相連，控制信號(hào)模塊130的第一輸出端、第二輸出端相連并與數(shù)據(jù)通路100 ;
[0032]第一晶體管150漏極與數(shù)據(jù)緩存器170的第一輸出端相連，第二晶體管160源極與數(shù)據(jù)緩存器170的第二輸出端相連，第一晶體管150柵極與第二晶體管160的柵極相連并與外部控制電路190的第一輸入端相連。
[0033]數(shù)據(jù)緩存器170用于暫存芯片中的數(shù)據(jù)并通過(guò)優(yōu)化讀數(shù)據(jù)電路進(jìn)行讀出。以本實(shí)用新型為例，本芯片中含有16個(gè)數(shù)據(jù)緩存器170，這些緩存器會(huì)通過(guò)bl、bl_b兩組導(dǎo)線與芯片其他組件相連，并且bl、bl_b兩組導(dǎo)線輸出信號(hào)bl、bl_b可近似為大小相等，方向相反的電壓信號(hào)，因此在bl、bl_b兩組導(dǎo)線間會(huì)形成電容值很大的寄生電容。
[0034]圖2是本實(shí)用新型實(shí)施例提供的一種芯片中優(yōu)化讀數(shù)據(jù)電路示意圖。
[0035]如圖2所示，電壓調(diào)節(jié)模塊110包括，第三晶體管111以及第四晶體管112 ;
[0036]其中，第三晶體管111漏極與芯片的數(shù)據(jù)緩存器170的第一輸出端相連、第四晶體管112源極與數(shù)據(jù)緩存器170的第二輸出端相連，第三晶體管111柵極與電壓調(diào)節(jié)電路180的第一輸出端相連，第四晶體管112柵極與電壓調(diào)節(jié)電路180的第二輸出端相連，第三晶體管111、第四晶體管112漏極相連并接入電源VDD。
[0037]輸出信號(hào)bl、bl_b分別加在第三晶體管111漏極與第四晶體管112源極之間，并根據(jù)電壓調(diào)節(jié)電路180第一輸出端SET0_B、第二輸出端SET1_B控制第三晶體管111與第四晶體管112的柵極，進(jìn)而控制第三晶體管111與第四晶體管112的導(dǎo)通與斷開(kāi)。
[0038]當(dāng)初始狀態(tài)，電壓調(diào)節(jié)電路180控制第三晶體管111與第四晶體管112處于斷開(kāi)狀態(tài)，因此，數(shù)據(jù)緩存器170通過(guò)兩組導(dǎo)線將輸出信號(hào)bl、bl_b傳送至鎖存器模塊120以及輔助模塊140 ;當(dāng)數(shù)據(jù)讀取完畢之后，電壓調(diào)節(jié)電路180控制第三晶體管111與第四晶體管112處于閉合狀態(tài)，進(jìn)而電源會(huì)將輸出信號(hào)bl、bl_b均拉高為高電平VDD。
[0039]鎖存器模塊120的第一輸入端、第二輸入端分別與第一晶體管150源極、第二晶體管160漏極相連；
[0040]其中，鎖存器模塊120包括，第五晶體管121、第六晶體管122、第七晶體管123、第八晶體管124和第九晶體管125 ;
[0041]其中，第五晶體管121漏極與第六晶體管122柵極、第七晶體管123源極、第八晶體管124柵極相連，并與第一晶體管150源極相連；第五晶體管121柵極與第六晶體管122源極、第七晶體管123柵極、第八晶體管124漏極相連并與第二晶體管漏極相連，第五晶體管源極與第六晶體管漏極相連并接入電源；
[0042]第二晶體管漏極與控制信號(hào)模塊130的第一、第二輸入端相連；
[0043]第七晶體管123漏極與第八晶體管124源極、第九晶體管125漏極相連；第九晶體管125源極接地，柵極與外部控制電路190的第一輸入端相連。
[0044]其中，第五晶體管121與第七晶體管123組成第一組反相器，第六晶體管122與第八組成第二組反相器。第一組反向器與第二組反相器輸入與輸出相互連接，進(jìn)而形成一個(gè)鎖存器。當(dāng)?shù)谝唤M反相器輸入端輸入為高電平I時(shí)，輸出為O ;進(jìn)而O作為輸入第二組反向器，進(jìn)而第二組反相器輸出為高電平1，因此，第五晶體管121、第六晶體管122、第七晶體管123和第八晶體管124組成一個(gè)鎖存器。
[0045]值得注意的是，所謂鎖存器就是將信號(hào)進(jìn)行暫存以維持某種電平狀態(tài)。
[0046]初始狀態(tài)下，外部控制電路190第一輸出端輸出信號(hào)RDSA信號(hào)為低電平
[0047]數(shù)據(jù)緩存器170通過(guò)bl、bl_b將數(shù)據(jù)經(jīng)第一晶體管150、第二晶體管160加至鎖存器模塊120中第一組反相器和第二組反相器的輸入端。
[0048]當(dāng)數(shù)據(jù)緩存器170需要向數(shù)據(jù)通路100讀出數(shù)據(jù)時(shí)，外部控制電路190第一輸出端輸出信號(hào)RDSA信號(hào)翻轉(zhuǎn)為高電平，此時(shí)，第