具有位單元和邏輯單元劃分的單片式三維(3d)隨機存取存儲器(ram)陣列架構(gòu)的制作方法
【專利說明】具有位單元和邏輯單元劃分的單片式三維（3D)隨機存取 存儲器（RAM)陣列架構(gòu)
[0001] 優(yōu)先權(quán)申請
[0002] 本申請要求于2013年7月11日遞交的并且名稱為"AM0N0LITHICTHREE DIMENSIONAL(3D)STATICRANDOMACCESSMEMORY(SRAM)ARRAYARCHITECTUREWITH BITCELLANDLOGICPARTITIONING"的美國臨時專利申請序列號61/845, 044的優(yōu)先權(quán)，通 過引用的方式將其全部內(nèi)容并入本文。
[0003] 本申請還要求于2013年8月28日遞交的并且名稱為"AM0N0LITHICTHREE DIMENSIONAL(3D)RANDOMACCESSMEMORY(RAM)ARRAYARCHITECTUREWITHBITCELLAND LOGICPARTITIONING"的美國專利申請序列號14/012,478的優(yōu)先權(quán)，通過引用的方式將其 全部內(nèi)容并入本文。
技術(shù)領(lǐng)域
[0004] 本公開內(nèi)容的技術(shù)總體上涉及用于與計算設(shè)備一起使用的存儲器單元。
【背景技術(shù)】
[0005] 移動通信設(shè)備在當(dāng)今社會中已經(jīng)變得常見。這些移動設(shè)備的流行部分地由現(xiàn)在在 這樣的設(shè)備上實現(xiàn)的許多功能來推動。對這樣的功能的需求增加了處理能力要求，并且生 成了對更強大的電池的需求。在移動通信設(shè)備的外殼的有限空間內(nèi)，電池與處理電路競爭。 對外殼內(nèi)的空間的競爭和其它因素對組件的持續(xù)微型化和電路內(nèi)的功耗起作用。
[0006] 與微型化壓力并存的，存在減小移動通信設(shè)備內(nèi)的電壓電平的壓力。減小的電 壓電平延長電池壽命并且減小移動設(shè)備內(nèi)的熱量生成。雖然存在減小電壓電平的壓力， 但是具有對相應(yīng)較大電壓電平的需求的越來越大的存儲器塊的出現(xiàn)提供了相反的壓力。 在許多實例中，這些存儲器塊是由隨機存取存儲器（RAM)制成的，以及更特別地是由靜態(tài) RAM(SRAM)制成的，所述靜態(tài)RAM在位線和字線上具有操作電壓以針對來自存儲器位單元 的讀取命令和去往存儲器位單元的寫入命令執(zhí)行行存取和列存取。位線和字線的長度負面 地影響存儲器單元陣列內(nèi)的所要求的電壓電平。也就是說，在大型陣列中，位線或字線的長 度可能引入足夠的電容值或電阻值來使遠處的位單元處的電壓減小到這樣的電平：所期望 的低的操作電壓不足以操作遠處的位單元處的晶體管。

【發(fā)明內(nèi)容】

[0007] 在【具體實施方式】中公開的實施例包括具有位單元和邏輯單元劃分的單片式三維 (3D)存儲器單元陣列架構(gòu)。提出了一種3D集成電路（IC) (3DIC)，其將所述存儲器單元的 元件折疊或者以其它方式堆疊到所述3DIC內(nèi)的不同層中。在示例性實施例中，所述3DIC 是具有耦合不同層中的元件的單片式層間通孔（MIV)的單片式3DIC。在示例性實施例中， 以"蝶形"排列的方式來排列所述位單元一一之所以這么稱呼是因為所述位單元是在所述 控制邏輯單元'胸腔'的任一側(cè)上的'翅膀'。所述3DIC的每個層具有存儲器單元以及在其 中包括全局塊控制邏輯單元的存取邏輯單元。通過將每個層中的所述存取邏輯單元和全局 塊控制邏輯單元與所述存儲器單元放置在一起來縮短針對每個存儲器單元的位線和字線 的長度，這允許有減小的電源電壓并且通常減小所述存儲器設(shè)備的總占用空間。
[0008] 在這點上，在一個實施例中，提供了一種3D隨機存取存儲器（RAM)。所述3DRAM 包括第一 3DIC層。所述第一 3DIC層包括被布置在所述第一 3DIC層中的第一RAM數(shù)據(jù)存 儲體。所述第一 3DIC層還包括被布置在所述第一 3DIC層中的第二RAM數(shù)據(jù)存儲體。所述 第一 3DIC層還包括第一RAM存取邏輯單元，其包括在所述被布置在所述第一 3DIC層中的 第一RAM數(shù)據(jù)存儲體和所述被布置在所述第一 3DIC層中的第二RAM數(shù)據(jù)存儲體之間布置 的第一全局塊控制邏輯單元，所述RAM存取邏輯單元被配置為控制對所述被布置在所述第 一 3DIC層中的第一RAM數(shù)據(jù)存儲體和所述被布置在所述第一 3DIC層中的第二RAM數(shù)據(jù)存 儲體的數(shù)據(jù)存取。所述3DRAM還包括第二3DIC層。所述第二3DIC層包括被布置在所述 第二3DIC層中的第一RAM數(shù)據(jù)存儲體。所述第二3DIC層還包括被布置在所述第二3DIC 層中的第二RAM數(shù)據(jù)存儲體。所述第二3DIC層還包括第二RAM存取邏輯單元，其包括在所 述被布置在所述第二3DIC層中的第一RAM數(shù)據(jù)存儲體和所述被布置在所述第二3DIC層中 的第二RAM數(shù)據(jù)存儲體之間布置的第二全局塊控制邏輯單元，所述第二RAM存取邏輯單元 被配置為控制對所述被布置在所述第二3DIC層中的第一RAM數(shù)據(jù)存儲體和所述被布置在 所述第二3DIC層中的第二RAM數(shù)據(jù)存儲體的數(shù)據(jù)存取。
[0009] 在另一個實施例中，公開了一種3DRAM。所述3DRAM包括第一 3DIC層。所述第 一 3DIC層包括被布置在所述第一 3DIC層中的第一存儲器單元。所述第一 3DIC層還包括被 布置在所述第一 3DIC層中的第二存儲器單元。所述第一 3DIC層還包括第一RAM存取邏輯 單元，其包括在所述被布置在所述第一 3DIC層中的第一存儲器單元和所述被布置在所述 第一 3DIC層中的第二存儲器單元之間布置的第一全局塊控制邏輯單元，所述RAM存取邏輯 單元被配置為控制對所述被布置在所述第一 3DIC層中的第一存儲器單元和所述被布置在 所述第一 3DIC層中的第二存儲器單元的數(shù)據(jù)存取。所述3DRAM還包括第二3DIC層。所述 第二3DIC層包括被布置在所述第二3DIC層中的第一存儲器單元。所述第二3DIC層還包 括被布置在所述第二3DIC層中的第二存儲器單元。所述第二3DIC層還包括第二RAM存取 邏輯單元，其包括在所述被布置在所述第二3DIC層中的第一存儲器單元和所述被布置在 所述第二3DIC層中的第二存儲器單元之間布置的第二全局塊控制邏輯單元，所述第二RAM 存取邏輯單元被配置為控制對所述被布置在所述第二3DIC層中的第一存儲器單元和所述 被布置在所述第二3DIC層中的第二存儲器單元的數(shù)據(jù)存取。
【附圖說明】
[0010] 圖1是常規(guī)存儲器單元的示意圖；
[0011] 圖2是包括諸如圖1的那些常規(guī)存儲器單元的存儲器單元的常規(guī)存儲器單元陣列 的不意圖；
[0012] 圖3是具有與其相關(guān)聯(lián)的控制邏輯單元的常規(guī)存儲器單元陣列的示意圖；
[0013] 圖4是根據(jù)二維蝶形實施例的示例性存儲器單元陣列的框圖；
[0014] 圖5是根據(jù)三維蝶形實施例的示例性存儲器單元陣列的簡化的透視圖；以及
[0015] 圖6是可以包括圖4或圖5的存儲器單元陣列的示例性基于處理器的系統(tǒng)的框 圖。
【具體實施方式】
[0016] 現(xiàn)在參照附圖來描述本公開內(nèi)容的若干示例性實施例。本文使用詞語"示例性的" 來表示"充當(dāng)例子、實例或說明"的意思。本文描述為"示例性的"任何實施例不必然地被 解釋為優(yōu)選于其它實施例或者比其它實施例有優(yōu)勢。
[0017] 在【具體實施方式】中公開的實施例包括具有位單元和邏輯單元劃分的單片式三維 (3D)存儲器單元陣列架構(gòu)。提出了一種3D集成電路（IC) (3DIC)，其將存儲器單元的元件 折疊或者以其它方式堆疊到3DIC內(nèi)的不同層中。在示例性實施例中，3DIC是具有耦合不同 層中的元件的單片式層間通孔（MIV)的單片式3DIC。在示例性實施例中，以"蝶形"排列的 方式來排列位單元一一之所以這么稱呼是因為位單元是控制邏輯單元'胸腔'的任一側(cè)上 的'翅膀'。3DIC的每個層具有存儲器單元以及包括在其中的全局塊控制邏輯單元的存取 邏輯單元。通過將每個層中的存取邏輯單元和全局塊控制邏輯單元與存儲器單元放置在一 起來縮短針對每個存儲器單元的位線和字線的長度，這允許有減小的電源電壓并且通常減 小存儲器設(shè)備的總占用空間。
[0018] 在提出本公開內(nèi)容的實施例之前，參照圖1-3來提供常規(guī)存儲器單元陣列的簡要 概述。下面參照圖4開始對本公開內(nèi)容的實施例的討論。
[0019] 在這點上，圖1示出了存儲器單元10并且特別是六晶體管（6T)靜態(tài)隨機存取 存儲器（RAM) (SRAM)位單元。存儲器單元10具有第一反相器12和第二反相器14。字線 (WL) 16耦合到反相器12、14二者。特別地，字線16通過第一傳輸門（PG)晶體管18 (PG1) 的柵極耦合到第一反相器12,以及通過第二PG晶體管20 (PG2)的柵極耦合到第二反相器 14。位線（BL)22耦合到第二PG晶體管20的漏極。位線橫號（FT)耦合到第一PG晶體管 18的源極。
[0020] 繼續(xù)參照圖1，第一反相器12包括第一上拉（PU)晶體管26 (PU1)和第一下拉（PD) 晶體管28 (PD1)。第二反相器14包括第二PU晶體管30 (PU2)和第二