本發(fā)明涉及一種一位全加器，尤其是涉及一種基于finfet器件的一位全加器。

背景技術：

近幾十年來，便攜式電子設備在消費電子、醫(yī)學設備及工業(yè)儀器等領域的應用日益廣泛，集成電路作為便攜式電子設備中的核心部分得到了飛速發(fā)展。全加器作為電子系統(tǒng)的基本運算單元，在高性能微處理器、dsp芯片等vlsi系統(tǒng)中有著廣泛的應用。一位全加器運算常常處于高性能處理器系統(tǒng)部件的關鍵路徑中，尤其是在算術邏輯單元中一位全加器的運算性能對處理器的性能起著非常關鍵的作用。隨著微處理器的運算速度越來越快，對快速一位全加器的需求也越來越高。其速度、功耗以及面積等指標將直接影響到整個集成電路的整體性能。

延時和功耗-延時積是體現(xiàn)一位全加器性能的主要因素，優(yōu)化這兩個因素可以優(yōu)化全加器的性能從而提高整體系統(tǒng)的性能，其中，功耗-延時積為功耗和延時的乘積，單位為焦耳，因此功耗-延時積是能量的衡量，可以作為一個開關器件性能的度量。加法單元可以用靜態(tài)門或者動態(tài)門實現(xiàn)，靜態(tài)門的優(yōu)點是對噪聲具有穩(wěn)定性。這使得設計過程非常容易并且適合于設計的高度自動化。顯然，這是最適合于一般要求的邏輯設計類型。finfet管(鰭式場效晶體管，finfield-effecttransistor)是一種新的互補式金氧半導體(cmos)晶體管，具有功耗低，面積小的優(yōu)點，提供比cmos電路更靈活的電路結(jié)構(gòu)和優(yōu)化設計空間，目前已用于一位全加器的設計。

現(xiàn)有的傳統(tǒng)靜態(tài)互補一位全加器的電路圖如圖1所示，該傳統(tǒng)靜態(tài)互補一位全加器不僅所需finfet管數(shù)量較多，且在信號跳變時會有電源到地的通路產(chǎn)生，由此短路功耗較大，導致總功耗較大，這不利于低功耗設計，且也會導致電路中會出現(xiàn)大量的串、并聯(lián)等級聯(lián)結(jié)構(gòu)，如圖1中灰色圓虛線框所示，嚴重增加輸出信號的延時，以致產(chǎn)生較大的功耗延時積(pdp)。在現(xiàn)有的工藝庫中，傳統(tǒng)基本門都是以cmos器件為基本單元構(gòu)建的。類似dc(designcompiler)這種商業(yè)eda工具利用現(xiàn)有工藝庫設計的一位全加器的電路如圖2所示，該一位全加器包含較多的基本門，且也有類似傳統(tǒng)靜態(tài)一位全加器的串并聯(lián)問題，即圖2灰色圓虛線框所示，較對應的利用分柵finfet器件構(gòu)建的全加器電路，在電路性能方面，即延時、功耗和pdp方面，也可能不再是最優(yōu)。

鑒此，設計一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于finfet器件的一位全加器具有重要意義。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于finfet器件的一位全加器。

本發(fā)明解決上述技術問題所采用的技術方案為：一種基于finfet器件的一位全加器，包括第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管、第一反相器和第二反相器，所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第七finfet管、所述的第十finfet管和所述的第十一finfet管均為p型finfet管，所述的第二finfet管、所述的第五finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管均為n型finfet管，所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管分別為高閾值finfet管，所述的第二finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管分別為低閾值finfet管，所述的第一反相器和所述的第二反相器和為電路結(jié)構(gòu)相同的低閾值反相器；所述的第一finfet管的源極、所述的第三finfet管的源極、所述的第四finfet管的源極、所述的第七finfet管的源極和所述的第十finfet管的源極均接入電源，所述的第一finfet管的前柵、所述的第二finfet管的前柵、所述的第三finfet管的前柵、所述的第五finfet管的前柵、所述的第十finfet管的前柵、所述的第十三finfet管的前柵和所述的第十四finfet管的前柵連接且其連接端為所述的一位全加器的第一加數(shù)信號輸入端，接入第一加數(shù)信號，所述的第一finfet管的背柵、所述的第二finfet管的背柵、所述的第四finfet管的背柵、所述的第五finfet管的背柵、所述的第十finfet管的背柵、所述的第十二finfet管的前柵和所述的第十三finfet管的背柵連接且其連接端為所述的一位全加器的第二加數(shù)信號輸入端，接入第二加數(shù)信號，所述的第一finfet管的漏極、所述的第二finfet管的漏極、所述的第三finfet管的背柵、所述的第四finfet管的前柵、所述的第六finfet管的前柵和所述的第六finfet管的背柵連接，所述的第二finfet管的源極接地，所述的第三finfet管的漏極、所述的第四finfet管的漏極、所述的第五finfet管的漏極、所述的第六finfet管的漏極、所述的第七finfet管的前柵、所述的第八finfet管的前柵、所述的第八finfet管的背柵、所述的第九finfet管的源極和所述的第十一finfet管的前柵連接，所述的第五finfet管的源極和所述的第六finfet管的源極均接地，所述的第七finfet管的背柵、所述的第八finfet管的漏極、所述的第九finfet管的前柵、所述的第九finfet管的背柵、所述的第十一finfet管的背柵、所述的第十二finfet管的背柵和所述的第十四finfet管的背柵連接且其連接端為所述的一位全加器的低位進位信號輸入端，接入低位進位信號，所述的第七finfet管的漏極、所述的第八finfet管的源極、所述的第九finfet管的漏極和所述的第一反相器的輸入端連接，所述的第一反相器的輸出端為所述的一位全加器的和輸出端，輸出和信號，所述的第十finfet管的漏極和所述的第十一finfet管的源極連接，所述的第十一finfet管的漏極、所述的第十二finfet管的漏極、所述的第十三finfet管的漏極、所述的第十四finfet管的漏極和所述的第二反相器的輸入端連接，所述的第二反相器的輸出端為所述的一位全加器的高位進位信號輸出端，輸出高位進位信號，所述的第十二finfet管的源極、所述的第十三finfet管的源極和所述的第十四finfet管的源極均接地。

所述的第一finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管和所述的第十一finfet管的閾值電壓均為0.6v-0.7v，所述的第二finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管、所述的第十二finfet管、所述的第十三finfet管和所述的第十四finfet管的閾值電壓均為0.1v-0.4v。

所述的第一finfet管鰭的個數(shù)為4，所述的第二finfet管鰭的個數(shù)為1，所述的第三finfet管鰭的個數(shù)為4，所述的第四finfet管鰭的個數(shù)為4，所述的第五finfet管鰭的個數(shù)為2，所述的第六finfet管鰭的個數(shù)為1，所述的第七finfet管鰭的個數(shù)為8，所述的第八finfet管鰭的個數(shù)為1，所述的第九finfet管鰭的個數(shù)為1，所述的第十finfet管鰭的個數(shù)為2，所述的第十一finfet管鰭的個數(shù)為2，所述的第十二finfet管鰭的個數(shù)為1，所述的第十三finfet管鰭的個數(shù)為1，所述的第十四finfet管鰭的個數(shù)為1。

所述的第一反相器包括第十五finfet管和第十六finfet管，所述的第十五finfet管為p型finfet管，所述的第十六finfet管為n型finfet管，所述的第十五finfet管和所述的第十六finfet管的閾值電壓均為0.1v-0.4v，所述的第十五finfet管的源極接入電源，所述的第十五finfet管的前柵、所述的第十五finfet管的背柵、所述的第十六finfet管的前柵和所述的第十六finfet管的背柵連接且其連接端為所述的第一反相器的輸入端，所述的第十五finfet管的漏極和所述的第十六finfet管的漏極連接且其連接端為所述的第一反相器的輸出端，所述的第十六finfet管的源極接地。

所述的第十五finfet管鰭的個數(shù)為2，所述的第十六finfet管鰭的個數(shù)為1。

與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于通過第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管、第一反相器和第二反相器構(gòu)成一位全加器，其中第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管和第一反相器f1組成求和輸出電路；第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第十四finfet管和第二反相器組成進位輸出電路；在工作過程中，通過第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管和第六finfet管構(gòu)成第一級靜態(tài)互補異或門f1，保證了中間信號n1＝a⊕b輸出電壓達全擺幅，增大了驅(qū)動能力，該中間信號a⊕b再與低位進位輸入信號ci僅通過第七finfet管、第八finfet管和第九finfet管三管構(gòu)成的同或電路并帶第一反相器輸出和信號s；本發(fā)明的一位全加器不僅所需finfet管數(shù)量較少，且第七finfet管、第八finfet管和第九finfet管三管之間無電源到地之間的短路通道，極大地降低了電路功耗，還通過第一反相器增強帶負載能力；同時，作為第一級靜態(tài)互補異或門f1的輸出節(jié)點n1也作為中間信號驅(qū)動由第十finfet管、第十一finfet、第十二finfet管、第十三finfet管、第十四finfet管及第二反相器構(gòu)成的靜態(tài)門，并輸出進位信號co；由此，本發(fā)明在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小。

附圖說明

圖1為現(xiàn)有的傳統(tǒng)靜態(tài)互補一位全加器的電路圖；

圖2為利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工藝庫綜合后生成的一位全加器的電路圖；

圖3為本發(fā)明的基于finfet器件的一位全加器的電路圖；

圖4(a)為本發(fā)明的基于finfet器件的一位全加器中低閾值反相器的電路圖；

圖4(b)為本發(fā)明的基于finfet器件的一位全加器中低閾值反相器的符號圖；

圖5為標準電壓(1v)下，本發(fā)明的基于finfet器件的一位全加器在bsimimg標準工藝下的仿真波形圖；

圖6為超閾值電壓(0.8v)下，本發(fā)明的基于finfet器件的一位全加器在bsimimg標準工藝下的仿真波形圖。

具體實施方式

以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。

實施例一：如圖3所示，一種基于finfet器件的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第十四finfet管m14、第一反相器和第二反相器，第一finfet管m1、第三finfet管m3、第四finfet管m4、第七finfet管m7、第十finfet管m10和第十一finfet管m11均為p型finfet管，第二finfet管m2、第五finfet管m5、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14均為n型finfet管，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14分別為高閾值finfet管，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11分別為低閾值finfet管，第一反相器和第二反相器和為電路結(jié)構(gòu)相同的低閾值反相器；第一finfet管m1鰭的個數(shù)為4，第二finfet管m2鰭的個數(shù)為1，第三finfet管m3鰭的個數(shù)為4，第四finfet管m4鰭的個數(shù)為4，第五finfet管m5鰭的個數(shù)為2，第六finfet管m6鰭的個數(shù)為1，第七finfet管m7鰭的個數(shù)為8，第八finfet管m8鰭的個數(shù)為1，第九finfet管m9鰭的個數(shù)為1，第十finfet管m10鰭的個數(shù)為2，第十一finfet管m11鰭的個數(shù)為2，第十二finfet管m12鰭的個數(shù)為1，第十三finfet管m13鰭的個數(shù)為1，第十四finfet管m14鰭的個數(shù)為1；第一finfet管m1的源極、第三finfet管m3的源極、第四finfet管m4的源極、第七finfet管m7的源極和第十finfet管m10的源極均接入電源vdd，第一finfet管m1的前柵、第二finfet管m2的前柵、第三finfet管m3的前柵、第五finfet管m5的前柵、第十finfet管m10的前柵、第十三finfet管m13的前柵和第十四finfet管m14的前柵連接且其連接端為一位全加器的第一加數(shù)信號輸入端，接入第一加數(shù)信號a，第一finfet管m1的背柵、第二finfet管m2的背柵、第四finfet管m4的背柵、第五finfet管m5的背柵、第十finfet管m10的背柵、第十二finfet管m12的前柵和第十三finfet管m13的背柵連接且其連接端為一位全加器的第二加數(shù)信號輸入端，接入第二加數(shù)信號b，第一finfet管m1的漏極、第二finfet管m2的漏極、第三finfet管m3的背柵、第四finfet管m4的前柵、第六finfet管m6的前柵和第六finfet管m6的背柵連接，第二finfet管m2的源極接地，第三finfet管m3的漏極、第四finfet管m4的漏極、第五finfet管m5的漏極、第六finfet管m6的漏極、第七finfet管m7的前柵、第八finfet管m8的前柵、第八finfet管m8的背柵、第九finfet管m9的源極和第十一finfet管m11的前柵連接，第五finfet管m5的源極和第六finfet管m6的源極均接地，第七finfet管m7的背柵、第八finfet管m8的漏極、第九finfet管m9的前柵、第九finfet管m9的背柵、第十一finfet管m11的背柵、第十二finfet管m12的背柵和第十四finfet管m14的背柵連接且其連接端為一位全加器的低位進位信號輸入端，接入低位進位信號ci，第七finfet管m7的漏極、第八finfet管m8的源極、第九finfet管m9的漏極和第一反相器的輸入端連接，第一反相器的輸出端為一位全加器的和輸出端，輸出和信號s，第十finfet管m10的漏極和第十一finfet管m11的源極連接，第十一finfet管m11的漏極、第十二finfet管m12的漏極、第十三finfet管m13的漏極、第十四finfet管m14的漏極和第二反相器的輸入端連接，第二反相器的輸出端為一位全加器的高位進位信號輸出端，輸出高位進位信號co，第十二finfet管m12的源極、第十三finfet管m13的源極和第十四finfet管m14的源極均接地。

實施例二：如圖3所示，一種基于finfet器件的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第十四finfet管m14、第一反相器和第二反相器，第一finfet管m1、第三finfet管m3、第四finfet管m4、第七finfet管m7、第十finfet管m10和第十一finfet管m11均為p型finfet管，第二finfet管m2、第五finfet管m5、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14均為n型finfet管，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14分別為高閾值finfet管，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11分別為低閾值finfet管，第一反相器和第二反相器和為電路結(jié)構(gòu)相同的低閾值反相器；第一finfet管m1鰭的個數(shù)為4，第二finfet管m2鰭的個數(shù)為1，第三finfet管m3鰭的個數(shù)為4，第四finfet管m4鰭的個數(shù)為4，第五finfet管m5鰭的個數(shù)為2，第六finfet管m6鰭的個數(shù)為1，第七finfet管m7鰭的個數(shù)為8，第八finfet管m8鰭的個數(shù)為1，第九finfet管m9鰭的個數(shù)為1，第十finfet管m10鰭的個數(shù)為2，第十一finfet管m11鰭的個數(shù)為2，第十二finfet管m12鰭的個數(shù)為1，第十三finfet管m13鰭的個數(shù)為1，第十四finfet管m14鰭的個數(shù)為1；第一finfet管m1的源極、第三finfet管m3的源極、第四finfet管m4的源極、第七finfet管m7的源極和第十finfet管m10的源極均接入電源vdd，第一finfet管m1的前柵、第二finfet管m2的前柵、第三finfet管m3的前柵、第五finfet管m5的前柵、第十finfet管m10的前柵、第十三finfet管m13的前柵和第十四finfet管m14的前柵連接且其連接端為一位全加器的第一加數(shù)信號輸入端，接入第一加數(shù)信號a，第一finfet管m1的背柵、第二finfet管m2的背柵、第四finfet管m4的背柵、第五finfet管m5的背柵、第十finfet管m10的背柵、第十二finfet管m12的前柵和第十三finfet管m13的背柵連接且其連接端為一位全加器的第二加數(shù)信號輸入端，接入第二加數(shù)信號b，第一finfet管m1的漏極、第二finfet管m2的漏極、第三finfet管m3的背柵、第四finfet管m4的前柵、第六finfet管m6的前柵和第六finfet管m6的背柵連接，第二finfet管m2的源極接地，第三finfet管m3的漏極、第四finfet管m4的漏極、第五finfet管m5的漏極、第六finfet管m6的漏極、第七finfet管m7的前柵、第八finfet管m8的前柵、第八finfet管m8的背柵、第九finfet管m9的源極和第十一finfet管m11的前柵連接，第五finfet管m5的源極和第六finfet管m6的源極均接地，第七finfet管m7的背柵、第八finfet管m8的漏極、第九finfet管m9的前柵、第九finfet管m9的背柵、第十一finfet管m11的背柵、第十二finfet管m12的背柵和第十四finfet管m14的背柵連接且其連接端為一位全加器的低位進位信號輸入端，接入低位進位信號ci，第七finfet管m7的漏極、第八finfet管m8的源極、第九finfet管m9的漏極和第一反相器的輸入端連接，第一反相器的輸出端為一位全加器的和輸出端，輸出和信號s，第十finfet管m10的漏極和第十一finfet管m11的源極連接，第十一finfet管m11的漏極、第十二finfet管m12的漏極、第十三finfet管m13的漏極、第十四finfet管m14的漏極和第二反相器的輸入端連接，第二反相器的輸出端為一位全加器的高位進位信號輸出端，輸出高位進位信號co，第十二finfet管m12的源極、第十三finfet管m13的源極和第十四finfet管m14的源極均接地。

本實施例中，第一finfet管m1、第三finfet管m3、第四finfet管m4、第五finfet管m5、第七finfet管m7和第十一finfet管m11的閾值電壓均為0.6v-0.7v，第二finfet管m2、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十二finfet管m12、第十三finfet管m13和第十四finfet管m14的閾值電壓均為0.1v-0.4v。

如圖4(a)和圖4(b)所示，本實施例中，第一反相器包括第十五finfet管m15和第十六finfet管m16，第十五finfet管m15為p型finfet管，第十六finfet管m16為n型finfet管，第十五finfet管m15鰭的個數(shù)為2，第十六finfet管m16鰭的個數(shù)為1，第十五finfet管m15和第十六finfet管m16的閾值電壓均為0.1v-0.4v，第十五finfet管m15的源極接入電源vdd，第十五finfet管m15的前柵、第十五finfet管m15的背柵、第十六finfet管m16的前柵和第十六finfet管m16的背柵連接且其連接端為第一反相器的輸入端，第十五finfet管m15的漏極和第十六finfet管m16的漏極連接且其連接端為第一反相器的輸出端，第十六finfet管m16的源極接地。

為了驗證本發(fā)明的基于finfet器件的一位全加器的優(yōu)越性，在bsimimg標準工藝，電路的輸入頻率為100mhz、200mhz、250mhz、500mhz的條件下，使用電路仿真工具hspice對本發(fā)明的基于finfet器件的一位全加器、利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工藝庫綜合后生成的一位全加器(簡稱dc綜合全加器)的電路圖和bsimimg工藝庫中傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能進行仿真對比，其中，bsimimg工藝庫對應的電源電壓為1v。標準電壓(1v)下，本發(fā)明的基于finfet器件的一位全加器在bsimimg標準工藝下的仿真波形如圖5所示；超閾值電壓(0.8v)下，本發(fā)明的基于finfet器件的一位全加器在bsimimg標準工藝下的仿真波形如圖6所示。分析圖5和圖6可知，本發(fā)明具有正確的工作邏輯。

表1為在bsimimg標準工藝下，輸入頻率為100mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能比較圖。

表1

分析表1可得：本發(fā)明與dc綜合全加器和相比，晶體管數(shù)量分別減少了12個，延時增大了1.55％，電路功耗降低了41.16％，功耗延時積降低了40.23％，與傳統(tǒng)的靜態(tài)互補一位全加器相比，晶體管數(shù)量減少了10個，延時降低了2.65％，電路功耗降低了5.40％，功耗延時積降低了7.90％。

表2為在bsimimg標準工藝下，輸入頻率為200mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能比較圖。

表2

分析表2可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少了12個，延時增大了1.88％，電路功耗降低40.88％，功耗延時積降低了39.76％，傳統(tǒng)的靜態(tài)互補一位全加器相比，晶體管數(shù)量減少了10個，延時降低了2.22％，電路功耗降低5.95％，功耗延時積降低了8.02％。

表3為在bsimimg標準工藝下，輸入頻率為250mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能比較圖。

表3

分析表3可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少12個，延時增大了1.88％，電路功耗降低40.79％，功耗延時積降低了39.69％；本發(fā)明與傳統(tǒng)的靜態(tài)互補一位全加器相比，晶體管數(shù)量減少10個，延時降低了2.54％，電路功耗降低6.22％，功耗延時積降低了8.63％。

表4為在bsimimg標準工藝下，輸入頻率為500mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能比較圖。

表4

分析表4可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少12個，延時增大了1.77％，電路功耗降低40.62％，功耗延時積降低了39.57％，本發(fā)明與傳統(tǒng)的靜態(tài)互補一位全加器相比，晶體管數(shù)量減少10個，延時降低了2.75％，電路功耗降低7.56％，功耗延時積降低了10.07％。

由上述的比較數(shù)據(jù)可見，在不影響電路性能的前提下，本發(fā)明與dc綜合全加器和傳統(tǒng)的靜態(tài)互補一位全加器相比較，晶體管的數(shù)量減少較多，延時沒有得到優(yōu)化，但電路功耗極大降低；當工作頻率不斷提高時，功耗延時積的優(yōu)化效果也逐漸明顯。