專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，特別是涉及在一個芯片上實現了高集成存儲器和多個運算電路的適于進行數據處理的半導體裝置。
在現有技術中，人們知道這樣的半導體裝置為了對像圖象處理之類的大量的數據進行處理，用把處理器與存儲器裝在一塊電路板上并通過用作專用處理系統(tǒng)以進行高速處理。在該現有例中，由于存儲器與處理器可以總線相連，故必須有總線判斷處理，而且，當反復進行大量數據的讀/運算/寫的時候，如圖3C所示，讀/寫以及其切換要占用很多時間，致使數據處理的效率上不去。
此外，作為更先進的現有例，人們知道這樣的半導體裝置在同一塊芯片上裝有多個運算電路和存儲單元陣列，并行地讀出存諸單元陣列內的一條字線上的存儲單元的數據，并行地對此讀出來的數據進行運算處理。作為這一類的半導體裝置，比如說有相本等人的論文所述的裝置。該論文是“存諸器集成式處理器IMAPLSI的存諸器部分電路方式”，1994年電子情報通信學會春季大會講演論文集5-261 C-693。
在上述的現有例中，集成有2Mb的SRAM和64個并行運算電路，并使運算電路用SIMD(單指令流多數據流SingleInstruction sleam Multiple Data steam)方式進行并行運算。在這樣的半導體裝置中，由于用一條指令使與存儲器陣列裝在同芯片上的多個運算電路并行運算并使之反復執(zhí)行，故得以進行各種各樣的圖象數據處理。在進行這種圖象數據處理的時候，雖然進行數據處理所必須的運算本身并不那么難，但由于應當處理的數據量龐大，故必須許多次地重復進行同一運算。
在應用上述裝有多個運算電路和存儲單元陣列的現有技術的半導體裝置對圖象數據進行處理時，首先，要讀出已寫入存儲單元中的數據，按著用SIMD式運算電路進行必要的運算，最后，把運算結果寫入至存儲單元中去。這樣的動作要反復地執(zhí)行。假定讀出所需的時間為tr，運算所需的時間為tc，寫入所需的時間為tw。在上述現有技術的半導體裝置中，設讀出、運算、寫入這一連串的動作逐次進行，則所需時間總計為(tr＋tc＋tw)，在m次反復進行這一連串動作時，所需時間為m×(tr＋tc＋tw)。
今后，由于半導體制造技術的進展傳微細化不斷進步?？梢云诖\算電路的高速動作，所以，如運算內容相同，就可以縮短運算所需的時間tc。
但是，如果采用前邊說過的在同一芯片上已經集成了多個運算電路和存儲單元陣列的現有技術的半導體裝置，則即便是假定隨著半導體制造技術的進展微細化不斷進步，但對存儲單元陣列來說，由于和運算電路的情況相反，越是微細化就越難于從存儲單元中取出大量的信息，所以就不大可能縮短讀出和寫入所需的時間tr和tw。為此，就存在著這樣一個問題在反復進行對從存儲單元中讀出的數據加以運算處理，然后再寫回到同一存儲單元中去這種圖象數據處理的情況下，數據處理的動作將因讀出時間tr和寫入時間tw而使速度受到限制。
所以，本發(fā)明的目的就是提供一種半導體裝置，這種半導體裝置在進行像圖象處理那樣反復進行相同的運算的情況下可謀求數據處理時間的高速化，同時還可以降低功耗。
本發(fā)明的另一目的是提供這樣一種半導體裝置，這種半導體裝置是一種多用途的半導體裝置，它不僅是圖象數據處理專用，還可以作為通常的存儲器用于主存儲器，或者將之分割成圖象數據處理部分和通常的存儲器部分來使用。
為了解決前述課題，本發(fā)明所涉及的半導體裝置的特征是該半導體裝置把，具有配置于多條數據線與多條字線的交叉部位的多個存儲單元的存儲單元陣列；選擇字線中的至少一條以把存儲在上述存儲單元陣列中的不同的多個存儲單元中的信息讀出到與字線交叉的不同的多條數據線上來的譯碼器；至少一個運算電路；在上述運算電路和存儲單元陣列之間進行數據傳送的數據傳送電路；至少控制數據傳送電路，譯碼器和控制運算電路的控制電路集成到一個芯片上，其中，上述數據傳送電路分別具有讀出路徑和寫入路徑，使得可以在同一時間內至少部分地進行向與上述譯碼器所選中的字線相交叉的多條數據線中的部分數據線的寫入和從另外一部分數據線的讀出。
在上述半導體裝置中，上述數據傳送電路可以具有讀出功能和寫入功能。上述讀出功能選擇多條數據線中所需條數的數據線，并把讀出到該數據線上的各個數據送往運算電路。上述寫入機能與上述讀出功能獨立地選擇上述多條數據線中的所需條數的數據線，并可以該數據線從運算電路向存儲單元寫入。
此外，上述把讀出到數據線上的各個數據送往運算電路的讀出功能可由開關實現，這此開關由來自分別設置于讀出路徑和各數據線之間的上述控制電路的信號進行控制。上述經由數據線把運算結果由運算電路寫入存儲單元的寫入功能可由開關實現，這些開關由來自分別設置于寫入路徑和各數據線之間的上述控制電路的信號進行控制。
還有，上述數據傳送電路若由下述部分構成則比較適宜，這些部分是把多條數據線分割成每塊(block)有所需要數目而構成的多個塊；對各塊而設置的一條或者一對讀出路徑以及一條或一對寫入路徑；分別設于各塊之內的各條數據線與各塊的讀出路徑和寫入路徑之間的開關，這些開關被上述控制電路控制為連向讀出路徑，寫入路徑，開路三種連接狀態(tài)的任何一種。
進而，上述數據傳送電路還可以由下述部分構成把上述各塊再分割成每小塊有更少數目數據線的小塊；同時，分別設于各小塊內的各自的數據線與各小塊的讀出路徑一側及寫入路徑一側的開關，這些開關被上述控制電路控制為連接讀出路徑，寫入路徑或開路三種連接狀態(tài)中的任何一種；由上述控制電路進行通/斷控制的開關，它們分別設于各小塊的上述各讀出路徑連接線和讀出路徑之間；由上述控制電路控制為通/斷的開關，這些開關分別被設置于各小塊的上述各寫入路徑連接線與寫入路徑之間。
此外，不管在上述哪一種半導體裝置中，都可以構成為使之具有從外部直接存取已存于上述存儲單元陣列中的數據的功能。
再有，本發(fā)明所涉及的半導體裝置的特征是它具備有字線、與該字線交叉的第1和第2數據線；分別設于上述字線與上述第1和第2數據線的交點上的第1和第2存儲單元；運算電路；連接于該運算電路的輸入端上的讀出路徑；連接于上述運算電路的輸出端上的寫入路徑；使上述第1數據線與上述讀出路徑或寫入路徑進行連接的第1開關裝置；使上述第2數據線與上述讀出路徑或者寫入路徑進行連接的第2開關裝置，并在上述字線被激活期間，上述第1開關裝置使上述第1數據線與上述讀出裝置相連，上述第2開關裝置使上述第2字線與上述寫入路徑相連。
若采用本發(fā)明所涉及的半導體裝置，則在保存數據的存儲單元陣列和接受數據并進行運算的運算電路之間，通過采用使數據傳送電路分別具有把存儲單元的數據送往運算電路的讀出路徑和把數據從運算電路送往存儲單元的寫入路徑的方法，使得可以在把存儲單元陣列的輸出傳送到運算電路去的同時，把運算電路的輸出傳送到存儲單元陣列中去。就是說，通過讀出路徑與寫入路徑獨立，使得可以在存儲單元陣列與運算電路之間在同一時間內選擇各自的數據線部分重疊地進行讀出動作和寫入動作并分別執(zhí)行。所以，在反復進行從存儲單元讀出數據，接著進行運算并將結果寫回存儲單元中去這樣的處理的情況下，由于分別具有寫入路徑和讀出路徑，故可以同時進行數據的讀出和寫入。為此，在m次重復上述一連串處理的情況下，例如通過在運算時間tc之內進行讀出和寫入，可以視在地把現有技術所必需的處理時間m×(tr＋tc＋tw)縮短為tr＋m×tc＋tw。
此外，分別設于讀出路徑與各數據線之間的由來自上述控制電路的信號進行控制的開關，通過連接讀出路徑與數據線，可以把已被出到上述多條數據線中被選的所需條數的數據線上的數據讀出到運算電路中去，而分別設于寫入路徑和各數據線之間的由來自上述控制電路的信號控制的開關，可經由上述多條數據線中被選的所需條數的數據線，把運算結果從運算電路寫入存儲單元。
此外，上述數據傳送電路，通過采用使之由(1)把多條數據線分割成每塊各有所需條數而構成的多個塊，(2)對各塊設置的一條或一對讀出路徑和一條或一對寫入路徑，(3)由分別設置于各塊內的各條數據線與各塊的讀出路徑與寫入路徑之間的由控制電路控制為連往讀出路徑，連往寫入路徑或開路這三種連接狀態(tài)之一的開關構成的辦法，在能夠把來自一個塊的數據線連到讀出路徑上并從存儲單元讀出數據的同時，能夠把同一塊內的數據線連到寫入路徑上把運算電路的運算結果寫入到存儲單元中去。
還有，上述數據傳送電路，在把上述各塊分別分割成每塊有條數更少的數據線的小塊的同時，由分別設于各小塊內各條數據線和各小塊的讀出路徑一側及寫入路徑一側的被上述控制電路控制為連接讀出路徑連接線，寫入路徑連接線或者開路這三種狀態(tài)之一的開關，分別設于各小塊的上述讀出路徑連線和讀出路徑之間的由上述控制電路控制為通/斷的開關以及分別設于各小塊的上述寫入路徑連線和寫入路徑之間的由上述控制電路進行通/斷控制的開關構成，使讀出路徑和寫入路徑形成分層化，可以減少用于控制開關的信號線數目。
此外，通過具有把存于上述存儲單元陣列中的數據從外部直接存取的功能，把本發(fā)明所涉及的半導體裝置用于圖象處理專用的同時，也可根據需要把它用通常的存儲器，或者僅僅把存儲單元陣列中圖象處理所必須數量的存儲單元用于運算電路專用，把剩下的部分用作通常的存儲器等等，用一個芯片來對應多種用途。
下面對附圖進行簡單說明。


圖1是一個框圖，它示出了本發(fā)明所涉及的半導體裝置的一個實施例的基本構成。
圖2是一詳細的電路構成圖，它示出了圖1的半導體裝置中所使用的數據傳送電路的一個例子。
圖3比較說明了本發(fā)明所涉及的半導體裝置的動作和現有技術的動作，圖3A和圖3B的時序圖示出了圖1的半導體裝置的動作例，圖3C的時序圖示出了現有技術的動作例。
圖4的框圖示出了本發(fā)明所涉及的半導體裝置的另一個實施例的基本構成。
圖5的詳細電路構成圖示出了圖4的半導體裝置所用的數據傳送電路的一個例子。
圖6的電路構成圖示出了本發(fā)明所涉及的半導體裝置的數據傳送電路中所使用的開關S11的具體構成例的一個例子。
圖7是一電路構成圖，它示出了本發(fā)明所涉及的半導體裝置的數據傳送電路中所使用的開關S11的具體構成例的另外一個例子。
圖8是一個電路構成圖，它示出了本發(fā)明所涉及的半導體裝置的數據傳送電路中所使用的開關S11的具體構成例的另外一個例子。
下邊參照附圖對本發(fā)明所涉及的半導體裝置的實施例進行詳細的說明。
實施例1圖1是示出本發(fā)明所涉及的半導體裝置的一個實施例的基本的電路構成框圖。在圖1中，參照標號10表示存儲單元陣列，此存儲單元陣列10是DRAM單元陣列，由配置于n條字線WLi(i＝1～n)和m條數據線DLj(j＝1～m)的各個交叉點上的i行j列的存儲單元Cij構成。各字線WLi被連接到用于選擇存儲單元陣列10中將變?yōu)榧せ?active)的存儲單元Cij的譯碼器70上去。而譯碼器70上還連接有輸入口71使得可以從外部指定地址。各個數據線DLj經由I/O口61被連接到與外部進行數據傳送的串行存取存儲器60上去，同時，經由將從存儲單元陳列10讀出的信號進行放大和保持的讀出放大器20被分割成多個塊并連接到與各塊相對應的多個數據傳送電路30上。各個數據傳送電路30被連接到相對應的各個運算電路40上，并把從存儲單元陣列10讀出來的數據傳送到各自的運算電路40中去。各個運算電路40經由I/O口51被連接到和外部進行數據傳送的串行存取存儲器50上?？刂迫w的控制電路80經由I/O口81與外部相連，同時還連接到上述各電路20，30，40，50，60和70上去。而且，上述各個電路和I/O口等被集成于一塊硅芯片90上。
下邊來說明這樣構成的本發(fā)明所涉及的半導體裝置的動作。
這種半導體裝置對從芯片90的外部經由I/O口51和串行存取存儲器50而輸入的數據和存儲單元陣列10中的數據，能夠用運算電路40進行數據處理。通過I/O口81從外部接受指令和時鐘信號的控制電路80，根據時鐘控制譯碼器70，讀出放大器20，數據傳送電路30，運算電路40，串行存取存儲器50，串行存取存儲器60的動作。從控制電路80接收到指令的譯碼器70依據由輸入口71或控制電路80所指定的地址使被選中的字線WLi被激活，并使存儲單元陣列10中的i行的存儲單元列Ci1，Ci2，Ci3……Cim被激活。已變?yōu)榛罨拇鎯卧膬热萁浻蛇B接到各個存儲單元上的各自的數據線DL1～DLm被取出來，并用讀出放大器20進行放大和保持。各個數據傳送電路30根據控制電路80所選中的信號線SS1，SS2，SS3，……SSq把i行的存儲單元列Ci1，Ci2，Ci3……Cim的內容送往運算電路40。
在此，我們把數據送電路30的詳細構成示于圖2。另外，還示出了圖1中的多個數據傳送電路30的一個電路。數據傳送電路30把各一條讀出路徑和寫入路徑和q條數據線作為一個塊，整體由p塊構成。各塊可以從塊內的q條數據線之中向讀出路徑和寫入路徑分別各連一條線。
一條字線WLi被激活后，用數據線DL1～DLm把i行的存儲單元列Ci1～Cim內容取出，并用讀出放大器20放大并保持，這時，數據將呈現于經由讀出放大器20連接到各個數據傳送電路30上的各條數據線DL1～DLm上。在圖2所示的數據傳送電路30中，由于連接有pxq條的數據線DL1～DLpq，故數據將呈現在數據線DL1～DLpq上。
例如，假定根據從控制電路80輸出的信號線SS1的信號把第1塊～第p塊中的S11，S21，S31，……Sp1分別連接到讀出路徑R1，R2，R3，……Rp一側。于是，數據線DL1，DLq＋1，DL2q＋1……DL(p－1)q＋1上的數據將通過讀出路徑R1，R2，R3，……Rp被傳送至運算電路40。運算電路40應用由數據傳送電路30送來的數據和從芯片90的外部經由I/O口51輸入到串行存取存儲器中來的數據進行規(guī)定的運算，并把運算結果分別輸出到寫入路徑W1，W2，W3，……Wp中去。
在把運算結果數據寫回到數據已讀出來的各存儲單元中去的情況下，在對此運算經過了予先定好了的規(guī)定的運算時間之后，控制電路80就把信號送往信號線SS1，把上述各個開關S11，S21，S31，……Sp1分別與寫入路徑W1，W2，W3，……Wp一側相連。由此，運算電路40通過數據傳送電路30把運算結果寫入各個存儲單元Ci1，Ci(q＋1)，Ci(2q＋1)，……Ci((p－1)q＋1)。
再有，各個開關S11，S21，S31，……Sp1是依據來自控制電路80的信號連接讀出路徑一側，寫入路徑一側和開路這三種連接狀態(tài)之一的開關，通常處于開路狀態(tài)。另外，也可以把運算電路40構成為把表示運算已經結束的信號送往控制電路，來代替在經過了規(guī)定的運算時間時，控制電路80把信號送往信號線SS1～SSq。這時，由于根據這一運算結束信號使由控制電路80對信號線SS1～SSq的控制變得易于進行，故控制電路80的設計得以簡化。即，即便是在使運算電路40變更為可以使之進行復雜的運算的情況下，也可以保持原樣不變地應用控制電路80，而不必事先估算進行這種復雜所需要的時間并重新設計。
在這里，雖然我們對把數據寫回到已進行過讀出的存儲單元中去的情況進行了說明，但向其他的存儲單元寫入也是容易的。在這種情況下，可用信號線SS1，SS2，SS3，……SSq選擇要連往規(guī)定數據線的開關。此外，在向多個存儲單元寫入同樣數據的情況下，可用多條信號線SS1，SS2，……SSq把多個開關連到一個寫入路徑上。
這樣一來，若采用本實施例的半導體裝置，則運算電路可以正經由寫入路徑向存儲單元進行寫入的時該，應用讀入路徑從另外的存儲單元讀出所需的數據。例如，各個數據傳送電路30把用于通過各自的寫入路徑W1，W2，W3，……Wp，向存儲單元Ci1，Ci(q＋1)，Ci(2q＋1)，……Ci((p－1)q＋1)進行數據寫入的路徑，用來自控制電路80的信號線SS1的信號，把各個開關S11，S21，S31，……Sp1分別連接到各自的寫入路徑一側的同時，用信號線SS2的信號把各個開關S12，S22，S32，……Sp2連接到各自的讀出路徑一側，把數據線DL2，DLq＋2，DL2q＋2，……DL(p－1)q＋2連到讀出路徑R1，R2，R3，……Rp上。這樣一來，就可以把存儲單元Ci2，Ci(q＋2)，Ci(2q＋2)，……Ci((p－1)q＋2)的數據讀出來并傳到運算電路40中去。還可根據需要，將這樣的寫入和讀出動作順次反復進行，對存在于內譯碼器70所選中的字線WLi所激活的i行存儲單元列Ci1，Ci2，Ci3，……Cim中的數據進行處理。另外，通過激活其他的字線對其他行的存儲單元列也進行同樣地處理，就可以對存儲單元陣列10中的所有的數據進行處理。
圖3A中模式性地示出了通過激活一條字線，使處于已活化的各存儲單元中的數據如上述那樣順次進行處理的情況的一個例子。在該圖中，橫軸表示經過時間，在圖的上部、中部和下部分別示出了連于讀出路徑R1上的數據線的線名和讀出所需的時間，運算電路40的數據處理時間和連于寫入路徑W1上的數據線的線名和寫入所需的時間。
數據的流向用虛線箭頭表示，比如，從連接到讀出路徑R1上的數據線DL1經時間tr從存儲單元讀出的數據，在運算電路40中在tc時間內進行處理，通過寫入路徑W1和數據線DL1經tw時間被再度寫入存儲單元。若用縱向的數據流來看圖3A，比如說，在把數據線DL3接到讀出路徑R1上去的時候，在運算電路40中對從數據線DL2傳送來的數據進行處理，在寫入路徑W1中，把從數據線DL1傳送來并用運算電路40處理過的數據送往數據線DL1。就是說，在進行一次從存儲單元讀出，數據的運算，向存儲單元寫入這一連串動作的過程中，縮短了數據處理所需要的視在時間。
假定在從存儲單元的讀出時間tr，數據的運算時間tc，向存儲單元的寫入時間tw之中，數據的運算時間最長，則把呈現于1塊范圍內的q條數據線DL1，DL2……DLq上的q個數據全部進行處理所需的時間將變?yōu)?tr＋q×tc＋tw)，進行高速數據處理是可能的。此外，在讀出時間tr，運算時間tc，寫入時間tw之中，讀出時間tr或者寫入時間tw最長時的處理時間將分別變?yōu)?q×tr＋tc＋tw)、(tr＋tc＋q×tw)，不論是那一種情況，與前邊說過的現有技術例的半導體裝置時的處理時間q×(tr＋tc＋tw)相比都可進行高速數據處理。
在圖3B中給出了進行上述處理時的時序圖。在一條字線激活的期間，通過讀出路徑/寫入路徑，部分同時地進行讀出/寫入。例如，把來自數據線DL3的數據傳送到運算電路的讀出路徑R1去的同時，把運算結果的數據從運算電路的寫入路徑W1傳往數據線DL1。而且，這一動作和對先前從數據線DL2讀出的數據用運算電路處理的動作并行地進行。
另一方面，參看現有例的圖3C時得知，它進行的作業(yè)是使字線被激活讀出來自數據線DL1’的數據，使字線去活，在處理器處理了數據之后，再次使字線被激活以進行寫入，使字線去活，再次使字線被激活以讀取來自下一個數據DL2’的數據。這樣的方業(yè)用總線判斷處理進行，在用總線把通常的存儲器芯片與處理器芯片連接起來的情況下，這是不可避免的。
所以，當把本發(fā)明的動作與現有例比較時，可以列舉出本發(fā)明的下述一些優(yōu)點在本發(fā)明中不需進行總線判斷處理，不需要讀/寫切換時間；不必使字線再次被激活，等等。因而得知本發(fā)明可以進行高速數據處理。
還有，由于在數據傳送電路30中，讀出和寫入可以獨立地進行，故以在這里說明過的時序以外的時序使之進行與目的相一致的動作也是容易的。例如，以從數據線DL1，DL2，DL3連續(xù)讀出數據，宜在用此三個數據進行了運算之后寫入數據線DL1這樣的時序使之進行動作也是可能的，而且這在圖象的濾波處理的情況下很適用。
另外，在圖象存儲器中，為了清除畫面，有想把固定數據寫入存儲單元中的要求。在為滿足這一要求方面，數據傳送電路30也是有效的。這時，要先把欲寫入的數據輸出到寫入路徑里去，然后把多條數據線同時連接到寫入路徑上即可。用這種辦法，可向多個存儲單元一次同時寫入數據。如果必要的話，通過同時激活多條數據線，還可向更多的存儲單元同時一次地寫入數據，所以可使畫面的清屏高速化。
若采用本實施例的數據傳送電路30，由于可把因一次活化的字線而使之變?yōu)榛罨瘧B(tài)的存儲單元列內的數據在保持字線激活的情況下進行處理，所以就減少了字線的激活次數和讀出放大器的動作次數，具有使數據處理高速化和功耗降低的效果。另外，例如，由于可以在從用由信號線SS1連接起來的一連串的數據線DL1，DLq＋1，DL2q＋1，……DL(p－1)q＋1所選中的存儲單元群中讀出數據的同時，對用由另一信號線SS2連接起來的一連串的數據線DL2，DLq＋2，DL2q＋2，……DL(p－1)q＋2所選中的存儲單元群進行寫入，故不需要使運算電路40等待用于讀出/寫入的時間，因而可以進行高速數據處理。
此外，在芯片90的制版方面，在存儲單元陣列10的數據線的步距和一個運算電路40的寬度之間存在著大的間隔的情況下，在實際上設計芯片90的時候，將產生一種使數據線的步距與運算電路40的寬度合拍的必要，但如果應用本實施例的半導體裝置，則可用數據傳送電路30使數據線步距緩和為q比2。因此，通過使這一比值與步距的間隔一致來進行設計，可以把運算電路40和存儲單元陣列10進行高密度的制版。
另外，本實施例的半導體裝置還可用作通常的存儲器。這時，控制電路80通過I/O口81從外部接受控制信號和時鐘脈沖并根據鐘脈中控制讀出放大器20、譯碼器70、串行存取存儲器50和60。地址由輸入口71輸入，數據的輸入輸出由串行存取存儲器50和60通過I/O口51和61進行。因此，可以有這樣的使用方法，即平常把本實施例的半導體裝置設置作為圖象處理專用，在需要的時候把它作為通常的存儲器用于系統(tǒng)的主存儲器等等以時分改變用途的方法，通過采用這種半導體裝置，可以構成較小的系統(tǒng)。
另外，還可以把存儲單元陣列10分開為用作通常的存儲器的部分和在運算電路40中專用的部分來使用。例如，在應用于圖象處理的情況下，為了與圖象的性質、畫面的大小、顯示速度等相適應，有時要根據系統(tǒng)來變更在運算電路40中專用的存儲器容量。在這種情況下，在全部存儲容量內，可僅把圖象處理所必須的存儲容量用作運算電路專用進行圖象處理，把剩下的部分用作系統(tǒng)的主存儲器。
這樣一來，由于可用一個芯片來對應各種各樣的用途，故可節(jié)約芯片設計所需的勞力和時間。而且，由于可把多余的存儲器用作系統(tǒng)的主存儲器，故除去可構成更小的系統(tǒng)之外，可用本實施例的半導體裝置和其他的處理器并行地進行圖象處理故可以進行更高速的處理。
此外，在把圖象顯示于顯示屏上的時候，或者在把已存放于存儲器中的圖象數據逐次處理下去之類的情況下，則可對存儲單元陣列10全體進行數據處理。通常在存儲器中應用DRAM是要進行刷新，但在上述那樣的情況下，在存取存儲單元陣列的時間比存儲單元的信息保持時間短時，不需要進行刷新。這樣一來，由于在這種情況下即使在存儲器中用了DRAM也不需要刷新周期，故除了可以期待更高速的動作外，還由于不需要用于刷新的電路，所以還可以省掉刷新電路而減小芯片尺寸。
這里，我們對用MOS晶體管來構成圖2所示的數據傳送電路30中所用的開關Sjk(j＝1－p，k＝1－q)的情況，以開關S11為例示于圖6。在圖6中開關S11由兩個MOS晶體管TrR和TrW構成。在此構成例中，控制開關S11的信號線SS1，由于要輸入到各個MOS晶體管的柵極上去，故需要用于連接讀出路徑的信號線SS1R和用于連接寫入路徑的信號線SS1W這兩條線。當用信號線SS1R使MOS晶體管TrR導通時，數據線DL1就被連到讀出路徑R1上。當用信號線SS1W使MOS晶體管TrW導通時，數據線DL1就被連到寫入路徑W1上。
此外，在本實施例的半導體裝置中，有時在讀出放大器里使用差分放大器并把數據線DL1，DL2，……DLq作成為每兩條為一組的數據線對DL1T，DL1B，DL2T，DL2B，……DLqT，DLqB這樣的構成以傳送相互不同的信號。在這種情況下，作為數據傳送電路30上所使用的開關SjK(j＝1－p，K＝1－q)可作成為圖7所示的那種構成。此外，作為例子圖7示出了開關S11。在這種情況下開關S11由4個MOS晶體管TrRT，TrWT，TrRB，TrWB構成。與數據線對DL1T，DL1B相對應，讀出路徑R1和寫入路徑W1也分別變成為各2條的讀出路徑對R1T，R1B和寫入路徑對W1T，W1B。信號線SS1和圖6一樣，變成為用于連接讀出路徑的信號線SS1R和用于連接寫入路徑的信號線SS1W這兩條線。當用信號線SS1R使MOS晶體管TrR和TrW一起變成通導時，數據線對DL1T和DL1B分別連接到相對應的讀出路徑對R1T和R1B上去。要把數據線對DL1T和DL1B分別連接到相對應的寫入路徑W1T和W1B上去時，用信號線SS1W使MOS晶體管TrWT，TrWB同時導通即可。
再者，在不需要把讀出路徑和寫入路徑雙方都作成一對的情況下，也可以把開關S11作成為圖8所示的那種構成。圖8的構成適合于這種情況數據線對的步距狹窄，且用圖7的構成例難于進行晶體管布線。在此，示出的是把讀出路徑作成為一對，寫入路徑作成為一條的情況，但是，根據需要也可把讀出路徑作成一條，把寫入路徑作成一對，這是不言而喻的。
以上，應用圖6～圖8說明了用nMOS晶體管構成開關SjK(j＝1－p，K＝1－q)為例時的情況，但不言而喻，根據需要既可用pMOS晶體管，也可用CMOS晶體來構成該開關。
實施例2圖4的框圖示出了本發(fā)明所涉及的半導體裝置的另外一個實施例的基本電路構成。另外，為了便于說明，對與實施例1中所示的構成部分相同的構成部分，標以同一參照標號而不對其進行詳細說明。就是說，在本實施例中，不同之處是數據傳送電路的構成和在控制數據傳送電路的控制電路中增添了p條信號線SSR1～SSRP和p條信號線SSW1～SSWp，使讀出路徑與寫入路徑分層化。
這里把本實施例的數據傳送電路32的詳細構成示于圖5。另外，示于圖5的傳送電路32僅僅是圖4中的多個數據傳送電路32的一個電路中的一部分，相當于示于實施例1的圖2的數據傳送電路30的一個塊(例如，圖2的第1個塊)。這種數據傳送電路32把q條數據線進一步分成為每小塊y條的小塊，由總共x個小塊構成，各小塊的y條數據線，由來自控制電路82的信號線SSR1～SSRX的信號，經由可取為接通或斷開這兩種狀態(tài)的與各自的小塊相對應的各一個開關SR1～SRx被連接到一條讀出路徑R1上，用信號線SSW1～SSWx的信號經由進行同樣動作的各一個開關SW1～SWx連到一條寫入路徑W1上。因而，各個小塊可用控制電路82信號線SS1～SSy的信號從各個小塊內的xy(＝q)條數據線中選擇所需要的數據線并分別連接到所對應的開關S11～Sxy的讀出路徑一側的連接線上或者寫入路徑一側的連接線上，被選中的數據線由信號線SSR1～SSRx或者SSW1～SSWx的信號，使開關SR1～SRx或開關SW1～SWx閉合，連接到所對應的讀出路徑R1或者寫入路徑W1上。
這樣一來，通過使讀出路徑和寫入路徑分層化，雖然本實施例的控制電路82需要重新進行總數為2x條的信號線SSR1～SSRX和SSW1～SSWX的控制，但卻有著下述的優(yōu)點。
就是說，在圖2所示的數據傳送電路30的構成中，連接到一條讀出路徑或寫入路徑上的數據線的條數為q條，但示于圖5的本實施例的數據傳送電路32，一個讀出路徑或一個寫入路徑上所連接的數據線的數目還可以作得比q條要少。若這種數據線的數目不太多則信號線SS1～SSq的數目也要增加，同時呈現于讀出路徑和寫入路徑上的電容也將增加而使動作速度變慢，但在這種情況下，由于數據傳送電路32通過用控制電路82控制伴隨著分層化而變?yōu)楸仨毜男盘柧€SSR1～SSRx和SSW1～SSWx，并斷開與不需要連接的小塊相對應的開關SR1～SRx或者開關SW1～SWx使一個讀出路徑或寫入路徑上可連接更多的數據線而不增加呈現于一個讀出路徑、一個寫入路徑上的負載電容，故可使讀出和寫入動作高速化。
對分層化構成的數據傳送電路32與圖2的數據傳送電路30相比負載電容變輕這一問題進行簡單說明。在此，我們將以分別用兩個MOS晶體管來構成各個開關S11～Sxy，S11～Spq，分別以一個MOS晶體管構成各個開關SR1～SRx，SW1～SWx的情況為例進行說明。
在讀出路徑R1上連有數據線DL1時的大體上的負載電容對于每一數據傳送電路30和32進行估算。
假定MOS晶體管的源/漏電容為Cd，則從讀出路徑R1看到的負載電容，在圖2的數據傳送電路30的情況下，在開關S11為斷開的狀態(tài)下為Cd×q。此外，假定Cd包括和柵極之間的寄生電容。當開關S11變?yōu)閷顟B(tài)時，由于要再加上Cd，故總的電容GFIG2將變成Cd×(q＋1)。與此相對應，在圖5的數據傳送電路32的情況下，從讀出路徑看到的負載電容，在開關SR1～SRx斷開的狀態(tài)下為Cd×x。當開關SR1變?yōu)閷顟B(tài)時，還要加上Cd×(y＋1)，開關S11變成導通狀態(tài)后還要再加上Cd，故總的容CFIG5變?yōu)镃d×(x＋y＋2)。
在此，我們取電容CFIG2與電容CFIG5之比，來考慮CFIG2/CFIG5＝K小于1的條件，即電容CFIG5比電容CFIG5大的條件時，由于x，y都是正整數，故可得下式。
(x×y＋1)/(x＋y＋2)＜1(x×y＋1)－(x＋y＋2)＜0∴(x－1)×(y－1)＜2……(1)因此，根據(1)式，只有在(x，y)＝(2，3)或者(3，2)的時候，電容CFTG5才比電容CFIG2大。換句話說，如果X，Y都大于3的話，數據傳送電路32的負載電容CFIG5這一方將變小。而且，由于X，Y越大則K值越大，故可以知道數據傳送電路32的負載電容與數據傳送電路30相比要小。
此外，在本實施例的數據傳送電路32中，把在圖2的數據傳送電路30中以q條數據線為一塊的結構分成由X條組成的Y個小塊的結構，所以相對于在數據傳送電路30中，來自控制電路80的控制開關的信號線的數目為X×y(＝q)條，在數據傳送電路32中來自控制電路82的信號線為y＋2x條。為此，通過應用本實施例的數據傳送電路32的構成，由于能夠在增加了數據線數目的情況下抑制信號線數目的增加，故除對縮小芯片面積有好處之外，由于展寬了可連接于一條寫入路徑，讀出路徑上的數據線的選擇寬度，故提高了設計的自由度。此外，在分別用兩個MOS晶體管構成各個開關S11～Sxy，S11～Spq的情況下，由于各個柵極上需要輸入信號線，故來自上述控制電路80，82的信號線SS1～SSy，SS1～SSq的數目將變成2倍。
與上述實施例1同樣，本實施例的半導體裝置也可用作通常的存儲器，也可以是用時分來改變用途的使用方法平常用作圖象處理專用存儲器，在有必要的時候作為通常的存儲器用于系統(tǒng)的主存儲。此外，還可以把存儲單元陣列的區(qū)域分成為用作通常的存儲器的部分和在運算電路中專用的部分來使用等等，不言而喻與實施例1具有同樣的效果。
另外，在圖5所示的數據傳送電路32中所使用的各個開關S11～Sxy的由MOS晶體管形成的具體結構，與實施例1一樣，可根據情況使用示于圖6～圖8的任何一種結構。
以上對本發(fā)明的適合的實施例進行了說明，但本發(fā)明當然不受限于上述實施例，在不偏離本發(fā)明精神的范圍內可以有種種的設計變更。
如從上述實施例所知，如果采用本發(fā)明的半導體裝置，則通過在存儲單元陣列和運算電路之間所設置的傳送電路中，分別獨立地設置從存儲單元進行數據讀出，向存儲單元進行數據寫入的路徑，構成為可以同時進行讀出/寫入動作，則可把數據處理所用的時間m×(tr＋tc＋tw)縮短為(m×tr＋tc＋tw)，或(tr＋m×tc＋tw)，或(tr＋tc＋m×tw)等，使大幅度的高速化成為可能，同時，通過順次對處于一旦激活了的字線上的存儲單元內的數據進行處理，使字線激活次數減少從而可減少功耗。
權利要求
1.一種半導體裝置，在一個芯片上集成有具有被配置在多條數據線和多條字線交叉部位上的多個存儲單元的存儲單元陣列；用于選擇字線中的至少一條，以把存儲于上述存儲單元陣列內的不同的多個存儲單元中的信息讀出到與字線相交叉的不同的多條數據線上來的譯碼器；至少一個運算電路；在上述運算電路和存儲單元陣列之間進行數據傳送的數據傳送電路；至少控制數據傳送電路，譯碼器和運算電路的控制電路；其特征是上述數據傳送電路分別獨立地具有讀出路徑和寫入路徑，使得至少部分地在同一時間內向與由上述譯碼器中的字線相交叉的多條數據線中一部分數據線的寫入和從另外一部分數據線的讀出。
2.權利要求1所述的半導體裝置，特征在于這一裝置的上述數據傳送電路具有選擇多條數據線中所需數目的數據線并把已讀出到該數據線上的各個數據讀出到運算電路去的功能和與上述讀出功能獨立地具有選擇上述多條數據線內所需數目的數據線，并經由該數據線從運算電路向存儲單元寫入的功能。
3.權利要求2所述的半導體裝置，特征在于該裝置的把已經讀到上述數據線上的各個數據讀到運算電路中去的功能由分別設于讀出路徑和各數據線之間的由來自上述控制電路的信號進行控制的開關實現，經由上述數據線從運算電路向存儲單元寫入的功能由分別設于寫入路徑和各數據線之間的用來自上述控制電路的信號進行控制的開關實現。
4.權利要求1～3的任何一個中所述的半導體裝置，特征在于上述數據傳送電路由把多條數據線各分割成所需數目而構成的多個塊，對于各塊而設置的一條或一對讀出路徑及一條或一對寫入路徑和由上述控制電路控制的開關組成，上述開關設置于各塊內的各自的數據線與各塊的讀出路徑以及寫入路徑之間，由上述控制電路控制為連接讀出路徑，連接寫入路徑或開路這三種連接狀態(tài)中的任何一種。
5.權利要求4所述的半導體裝置，特征在于上述數據傳送電路構成如下把上述各塊分別分割成每小塊數據線數目更少的小塊的同時，分別設于各小塊內的各自的數據線和各小塊的讀出路徑一側及寫入路徑一側的開關，這些開關由上述控制電路控制為連接讀出路徑或寫入路徑或開路這三種連接態(tài)中一種狀態(tài)；分別設于各小塊的上述各讀出路徑連接線與讀出路徑之間由上述控制電路控制其通/斷的開關，分別設于各小塊的上述各寫入連接線與寫入路徑之間由上述控制電路控制其通/斷的開關。
6.權利要求1～5的任何一個權利要求所述的半導體裝置，特征在于該裝置具有從外部直接存取已存入上述存儲單元陣列中的數據的功能。
7.一種半導體裝置，其特征是包括有字線，與該字線交叉的第1和第2數據線，分別設于上述字線與第1和第2數據線的交點上的第1和第2存儲單元；運算電路，已連到該運算電路的輸入端子上的讀出路徑，已連到上述運算電路的輸出端子上的寫入路徑；使上述第1數據線與上述讀出路徑或者寫入路徑進行連接的第1開關裝置，使上述第2數據線與上述讀出路徑或者寫入路徑進行連接的第2開關裝置；在上述字線被激活期間，上述第1開關裝置進行上述第1數據線與上述讀出路徑之間的連接，上述第2開關裝置進行上述第2數據線和上述寫入路徑之間的連接。
全文摘要
集成于一塊半導體芯片上的半導體裝置，它包括一個存儲單元陣列，多個運算電路和多個數據傳送電路。該數據傳送電路通過分別給出的讀出路徑和寫入路徑在運算電路和存儲單元之間傳送數據。分別通過讀出路徑和寫入路徑，能夠在同一時間內分時地從存儲單元向運算電路和從運算電路向存儲單元傳送數據，使得可以更快地完成圖象數據處理，而且可以在一旦激活了的字線上連續(xù)地處理數據，以此來減少每一個字線的驅動次數，減少功耗。
文檔編號G11C7/10GK1132875SQ95119759
公開日1996年10月9日 申請日期1995年11月22日 優(yōu)先權日1994年11月22日
發(fā)明者鲇川一重, 渡部隆夫, 中込儀延 申請人:株式會社日立制作所