專利名稱：半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存貯的裝置，特別涉及一種具有一負(fù)電壓保護電路的數(shù)據(jù)輸出緩沖電路。
通常，半導(dǎo)體存貯器裝置包括一個將內(nèi)部數(shù)據(jù)輸出到其外部的數(shù)據(jù)輸出緩沖電路以及一個從其外部輸入數(shù)據(jù)的數(shù)據(jù)輸入緩沖電路。

圖1表示該半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路的結(jié)構(gòu)，而圖2表示說明如圖1中所示的該數(shù)據(jù)輸出緩沖電路的工作特性的波形，在此產(chǎn)生信號φTRST(下面稱作為輸出復(fù)位信號φTRST)以便使數(shù)據(jù)輸出端DQ能從浮動狀態(tài)(即高阻狀態(tài))變化到可輸出狀態(tài)。即假定如圖2的21所示那樣產(chǎn)生輸出復(fù)位信號φTRST，輸出到數(shù)據(jù)輸出線DB的數(shù)據(jù)如22所示那樣地被輸出，而輸出到反相數(shù)據(jù)輸出線/DB的數(shù)據(jù)如23所示那樣地被輸出。當(dāng)如圖2的21所示的那樣，輸出復(fù)位信號φTRST作為一邏輯″低″狀態(tài)輸出時，與非門11和12輸出邏輯″高″狀態(tài)信號，而反相器13和14分別反相并輸出從與非門11和12輸出的信號。因此，NMOS晶體管15和16分別截止。由此，如圖2所示，圖1數(shù)據(jù)輸出端DQ變成為高阻狀態(tài)(通常，對于晶體管邏輯TTL情況，處于1.4VTRI的狀態(tài))。
如果輸出復(fù)位信號φTRST由于外部條件而變成邏輯″高″狀態(tài)信號，則與非門11和12的邏輯狀態(tài)根據(jù)數(shù)據(jù)輸出線DB和1DB的輸出來確定。因此，如果如圖2的22所示那樣數(shù)據(jù)線DB接收了邏輯″高″狀態(tài)的信號，以及如圖2的23所示那樣數(shù)據(jù)線/DB接收了邏輯″低″狀態(tài)的信號，則與非門11輸出邏輯″低″狀態(tài)信號，而與非門12輸出邏輯″高″狀態(tài)信號。這樣，起輸出裝置作用的NMOS晶體管15通過反相器13在其柵極上輸入該邏輯″高″狀態(tài)信號而被導(dǎo)通，而NMOS晶體管16通過反相器14在其柵極上輸入該″低″邏輯狀態(tài)信號而被截止。由此，如圖2的24所示，邏輯″高″狀態(tài)信號在輸出端DQ產(chǎn)生。此外，如果相應(yīng)數(shù)據(jù)線DB接收了邏輯″低″狀態(tài)信號，以及對應(yīng)數(shù)據(jù)線/DB接收了邏輯″高″狀態(tài)信號，則與非門11輸出邏輯″高″狀態(tài)信號，與非門12輸出邏輯″低″狀態(tài)信號。這樣，起輸出裝置作用的NMOS晶體管15通過反相器13在其柵極上輸入該邏輯″低″狀態(tài)信號而被截止，而NMOS晶體管16通過反相器14在其柵極上輸入該″高″邏輯狀態(tài)信號而被導(dǎo)通。由此，如圖2的24所示那樣，在輸出端DQ產(chǎn)生邏輯″低″狀態(tài)信號。
如上所述結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路的輸出端DQ通常被連接到另外的存貯器部件。例如，在典型的動態(tài)隨機存取存貯器DRAM中，在X1的情況(即數(shù)據(jù)輸出的數(shù)量是一的情況)，該數(shù)據(jù)輸入/輸出線彼此隔離，而對于X4的情況(即數(shù)據(jù)輸出的數(shù)量是四的情況)，該數(shù)據(jù)輸入/輸出線被共享。圖3表示數(shù)據(jù)輸入/輸出線彼此共享情況下的數(shù)據(jù)輸出端DQ的聯(lián)結(jié)狀態(tài)。因此，本發(fā)明的數(shù)據(jù)輸出端DQ對數(shù)據(jù)的輸出/輸出具有一條公共線。通常，公共數(shù)據(jù)線的數(shù)據(jù)輸入和輸出是按照相對于是輸出允許(/OE輸出允許)端的附加引線產(chǎn)生的信號的邏輯狀態(tài)來加以區(qū)別的。即如果對于輸出允許端輸入邏輯″低″狀態(tài)信號，則數(shù)據(jù)輸入/輸出線(DQ線)被用作數(shù)據(jù)輸入線。同時，控制數(shù)據(jù)輸出緩沖電路的輸出復(fù)位信號φTRST變?yōu)檫壿嫛甯摺鍫顟B(tài)，由此，根據(jù)內(nèi)部數(shù)據(jù)線DB和/DB的狀態(tài)確定上述數(shù)據(jù)輸出端DQ的邏輯狀態(tài)。相反地，如果該邏輯″高″狀態(tài)信號輸入到該輸出允許端，輸出復(fù)位信號φTRST變?yōu)檫壿嫛宓汀鍫顟B(tài)信號，由此使數(shù)據(jù)輸出緩沖電路的狀態(tài)改變成高阻狀態(tài)(浮動狀態(tài))，而數(shù)據(jù)輸入/輸出線(DQ線)被用作為數(shù)據(jù)輸入線。在此情況下，公共地連接到數(shù)據(jù)輸入/輸出線的數(shù)據(jù)輸入緩沖電路被啟動，由此輸入輸入給在該半導(dǎo)體存貯器裝置內(nèi)的數(shù)據(jù)輸入/輸出線的數(shù)據(jù)。圖3表示兩個數(shù)據(jù)輸出緩沖電路被連接到數(shù)據(jù)輸入/輸出線(DQ線)的情況，但是，應(yīng)當(dāng)指出圖3并未表示數(shù)據(jù)輸入緩沖電路的連接情況。此外，如上所述，該數(shù)據(jù)輸入/輸出線被連到外部裝置，而按照數(shù)據(jù)傳輸方法該外部裝置可以配置GTL，LVTTL或TTL方法的接口結(jié)構(gòu)。該數(shù)據(jù)輸入/輸出線可以連接到這些類型的接口結(jié)構(gòu)，并輸出從該半導(dǎo)體存貯器裝置內(nèi)部存取的數(shù)據(jù)，或者提供將數(shù)據(jù)輸入線的數(shù)據(jù)輸入到該半導(dǎo)體存貯器裝置內(nèi)部的通道。
此時，對于在連接到該數(shù)據(jù)輸入/輸出線的外部裝置中使用負(fù)電壓的情況，按圖1所示結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路中的電流消耗明顯增加。圖4表示按圖1所示結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路的輸出端，在這里電路處于高阻狀態(tài)。即輸出恢復(fù)信號φTRST在邏輯″低″狀態(tài)被輸入，因此NMOS晶體管都截止。這意味著，當(dāng)許多數(shù)據(jù)輸出緩沖的共享單根數(shù)據(jù)輸入/輸出線時，不選擇相應(yīng)的數(shù)據(jù)輸出緩沖電路，或者該數(shù)據(jù)輸入/輸出線被選用來執(zhí)行一種輸入功能。對于這種狀態(tài)，如果對該數(shù)據(jù)輸出端DQ產(chǎn)生了不希望有的負(fù)電壓，則可能產(chǎn)生下面的問題。即，當(dāng)同使用負(fù)電壓的外部裝置相接口，而該負(fù)電壓提供到該數(shù)據(jù)輸入/輸出線時，數(shù)據(jù)輸出緩沖電路構(gòu)成不必要的電流通道。例如，如果-2V的負(fù)電壓加到數(shù)據(jù)輸出端DQ，0V的地電位VSS電平加到NMOS晶體管15的柵極，但其柵-源電壓Vgs由于連接到數(shù)據(jù)輸出端DQ的源極電位而達(dá)到2V。因此，如果該負(fù)電壓加到數(shù)據(jù)輸出端，數(shù)據(jù)輸出緩沖電路的NMOS晶體管被導(dǎo)通到高阻抗，并形成如圖4所示的電流通道。此時假定NMOS晶體管15的閾值電壓VT為1V以及電源電壓VCC為5V，Vgs-VT小于漏—源電壓Vds，這樣NMOS晶體管15工作在飽和范圍。
如果數(shù)據(jù)輸出緩沖電路工作在高阻狀態(tài)，電流就不必要地消耗了，與此同時，數(shù)據(jù)輸出緩沖電路可以對各種工作電源產(chǎn)生不利的影響。圖5表示當(dāng)輸入負(fù)電壓到數(shù)據(jù)輸出端DQ時NMOS晶體管15的工作狀態(tài)。在圖5中，一陰影區(qū)域的通道在源極側(cè)形成，而在區(qū)域″C″中無通道形成，電流借助漂移流動。此時，如果負(fù)電壓被施加到數(shù)據(jù)輸出端DQ，漏極和源極之間的電壓差增加，因此，在未形成通道的區(qū)域，產(chǎn)生碰拉電離，使基片電流顯著增加。結(jié)果，基片電壓VBB的電平增加，而由于工作電源的電平變化，在該半導(dǎo)體存貯器裝置中可以產(chǎn)生不正常的工作情況。
此外，圖6表示用于克服這些問題的普通數(shù)據(jù)輸出緩沖電路的另外的實施例。它被詳細(xì)公開在授予MITAKE的美國專利4,678,950中。在如圖6所示結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路中，DT是加到起上拉晶體管作用的NMOS晶體管64的第一輸出數(shù)據(jù)，而DTB是加到起下拉作用的NMOS晶體管66的第二輸出數(shù)據(jù)。這里，第一輸出數(shù)據(jù)DT是由數(shù)據(jù)線DB輸入，而第二輸出數(shù)據(jù)DTB是由反相數(shù)據(jù)線/DB輸入。因此，它們彼此具有相反的邏輯。φS是一個控制信號，使數(shù)據(jù)輸出緩沖電路為高阻狀態(tài)。NMOS晶體管64連接到在其柵極處輸入第一輸出數(shù)據(jù)DT的結(jié)點N1。NMOS晶體管66連接在數(shù)據(jù)輸出端DQ和地電位VSS之間，并且連接到在其柵極處輸入第二輸出數(shù)據(jù)DTB的結(jié)點N2。NMOS晶體管61連接到結(jié)點N1，還連接到在其柵極處的輸出控制信號φS。NM晶體管62連接在NMOS晶體管61的源極和地電位VSS之間，還連接到在其柵極處的數(shù)據(jù)輸出端DQ。NMOS晶體管63連接在結(jié)點N1和數(shù)據(jù)輸出端DQ之間，并且還連接到在其柵極處的地電位VSS。NMOS晶體管65連接在N2和地電位VSS之間，還連接到在其柵極處的輸出控制信號φS。
首先，如果輸出控制信號φS在邏輯″高″狀態(tài)輸入，NMOS晶體管61和65就導(dǎo)通，從而降低了結(jié)點N1和N2對地電位電平的電位。由此，邏輯″低″狀態(tài)信號加到NMOS晶體管64和66的柵極。即如果結(jié)點N1的電位的先前情況，處在邏輯″高″狀態(tài)，數(shù)據(jù)輸出端DQ到達(dá)邏輯″高″狀態(tài)。在該狀態(tài)下，如果輸出控制信號φS在該邏輯″高″信號狀態(tài)輸入，NMOS晶體管61導(dǎo)通，再由于數(shù)據(jù)輸出端DQ的邏輯″高″電平的電位，NMOS晶體管62導(dǎo)通。因此，結(jié)點N1的電位低于NMOS晶體管的閾值電壓。此外，如果結(jié)點N2的電位的先前狀態(tài)是邏輯″高″電平，由于NMOS晶體管65在接收到輸出控制信號φS時被導(dǎo)通，結(jié)點N2的電位改變到低于NMOS晶體管66閾值電壓的電位。這樣NMOS晶體管64和66導(dǎo)通，并因此該數(shù)據(jù)輸出端DQ的電位下降到邏輯″低″狀態(tài)。此時，上述數(shù)據(jù)輸出緩沖電路變成高阻狀態(tài)。對于上述高阻抗?fàn)顟B(tài)，如果負(fù)電壓加到數(shù)據(jù)輸出端DQ，由于NMOS晶體管64的電壓Vgs因該負(fù)電壓而增加，NMOS晶體管64導(dǎo)通。此時，連接到結(jié)點N1和數(shù)據(jù)輸出端DQ、還連接到在其柵極處的地電位VSS的NMOS晶體管63導(dǎo)通，這樣，結(jié)點N1的電位改變到數(shù)據(jù)輸出端DQ的電位。因此，結(jié)點N1的電位等于輸出端DQ的電位，而NMOS晶體管64的電壓Vgs達(dá)到0V，由此截止了NMOS晶體管64。即，由于結(jié)點N1和數(shù)據(jù)輸出端DQ利用NMOS晶體管63的亞閾值區(qū)域彼此鏈路，NMOS晶體管63的電壓Vgs變?yōu)?V。此外，由于由NMOS晶體管63的形成的電流通道被截止，能夠防止由于如圖5所示在NMOS晶體管64中產(chǎn)生的碰撞電離引起的非正常工作。
但是，在使用如上所述的具有負(fù)電壓保護單元的數(shù)據(jù)輸出緩沖電路的情況中，如圖7所示存在著一個問題，即不必要的電流通道由共同連接到數(shù)據(jù)輸入/輸出線的存貯器形成。參照圖8的工作波形來說明上述問題。假定圖7中的一第一存貯器和一第二存貯器分別包括如圖6所示結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路，共享系統(tǒng)的數(shù)據(jù)輸入/輸出線，然后按交錯方法輸出數(shù)據(jù)，當(dāng)數(shù)據(jù)從第一存貯器的數(shù)據(jù)輸出緩沖電路輸出時，第二存貯器已處于高阻抗?fàn)顟B(tài)，而當(dāng)數(shù)據(jù)從第二存貯器的數(shù)據(jù)輸出緩沖電路輸出時，第一存貯器的數(shù)據(jù)輸出緩沖電路已處于高阻抗?fàn)顟B(tài)。這里，在圖8工作波形中，/RASA，/CASA，/OEA和φSA代表用于控制第一存貯器的信號，而/RASB，/CASB，/OEB以及φSB代表用于控制該第二存貯器的信號。
首先，假定存取第一存貯器，下面將說明這樣的工作情況，即第一輸出數(shù)據(jù)DT作為邏輯″低″狀態(tài)被輸入，然后再改變到邏輯″高″狀態(tài)數(shù)據(jù)。如果如圖8的80所示的/RASA，82所示的/CASA以及84所示的/OEA有效，由此存取了第一存貯器，第一輸出數(shù)據(jù)DT作為邏輯″低″狀態(tài)數(shù)據(jù)被輸入，NMOS晶體管64截止，而NMOS晶體管66導(dǎo)通，則如圖8的88的LD1部分所示那樣，在數(shù)據(jù)輸出端DQ產(chǎn)生邏輯″低″狀態(tài)的信號。在該狀態(tài)中，第一輸出數(shù)據(jù)DT作為邏輯″高″狀態(tài)數(shù)據(jù)被輸入，NMOS晶體管64導(dǎo)通，而NMOS晶體管66截止，因此數(shù)據(jù)輸出端DQA的電壓如圖8的88的HD1部分所示的那樣開始增加。在該狀態(tài)中，如果第一存貯器的存取操作停止，并接著執(zhí)行第二存貯器的存取操作，/RASA，/CASA和/OEA無效，而φSA改變到邏輯″高″狀態(tài)的信號。與此同時，/RASB，/CASB和/OEB有效，φSB改變到邏輯″低″狀態(tài)的信號。在這種種變化的狀態(tài)中，電壓電壓VCC的邏輯″高″電位施加到第一存貯器的結(jié)點NA1，數(shù)據(jù)輸出端DQA的電壓如在圖8的88的HDA部分所示那樣開始增加。此外，第一存貯器的數(shù)據(jù)輸出端DQA的電位如圖8的88所示那樣再次降低。此時，第一存貯器被信號φSA改變到高阻抗?fàn)顟B(tài)，該高阻抗是通過反饋輸入數(shù)據(jù)輸出端DQA的輸出的晶體管61和62完成的。這樣，對于數(shù)據(jù)輸出端DQA的電位如在圖8的88的HD1部分中所示那樣未被充分提高的情況，由于晶體管61和62未充分放掉結(jié)點NA1的電壓，則如由圖7虛線所示那樣，根據(jù)第二存貯器的狀態(tài)，有可能形成電流通道。即在第一存貯器的數(shù)據(jù)輸出端DQA的電壓在如圖8的88所示那樣高于地電位VSS而低于NMOS晶體管62的閾值電壓的情況下，由于結(jié)點NA1的放電通道未在第一存貯器中形成，NMOS晶體管62截止或不完全截止。此時，由于邏輯″高″電平電壓已經(jīng)在結(jié)點NA1處由第一輸出數(shù)據(jù)DT產(chǎn)生，NMOS晶體管64保持導(dǎo)通狀態(tài)。在上述狀態(tài)下，在邏輯″低″狀態(tài)信號被輸出第二存貯器的數(shù)據(jù)輸出端DQB的情況下，形成通過第一存貯器的SMOS晶體管64以及第二存貯器的NMOS晶體管76的電流通道。因此，按這種方式形成的電流通道保持到邏輯″高″狀態(tài)的數(shù)據(jù)被輸出到第二存貯器的數(shù)據(jù)輸出端DQB。即使第一存貯器的結(jié)點NA1已被充分放電，在邏輯″低″狀態(tài)的數(shù)據(jù)通過第二存貯器的數(shù)據(jù)輸出端DQB輸出的情況下，結(jié)點NA1變成浮動狀態(tài)。由于結(jié)點NA1因耦合和漏電流而改變，因此非正常工作能夠發(fā)生。
因此，本發(fā)明的目的在于提供在半導(dǎo)體存貯器裝置中的一種數(shù)據(jù)輸出緩沖電路，它能防止因輸入到輸出端的一負(fù)電壓而引起的非正常工作。
本發(fā)明的另一目的是在于提供在半導(dǎo)體存貯器裝置中的一種數(shù)據(jù)輸出緩沖電路，它能通過檢測輸出電壓的電平，穩(wěn)定輸出端的狀態(tài)于高阻抗?fàn)顟B(tài)。
本發(fā)明的再一目的在于提供一種電路，它能通過檢測在共享數(shù)據(jù)輸入/輸出線的半導(dǎo)體存貯裝置的數(shù)據(jù)輸出緩沖電路中的數(shù)據(jù)輸出端的電壓電平，穩(wěn)定地保持備用狀態(tài)的輸出狀態(tài)。
為達(dá)到這些和其他目的，這里所提供的一種數(shù)據(jù)輸出緩沖電路包括第一輸入結(jié)點，用于輸入第一輸出數(shù)據(jù)；第二輸入結(jié)點，用于輸入第二輸出數(shù)據(jù)；一輸出結(jié)點，用于輸出數(shù)據(jù)；第一開關(guān)單元，連接在第一電壓和輸出結(jié)點之間，還連接到在其控制端的第一輸入結(jié)點；第二開關(guān)單元，連接在輸出結(jié)點和第二電壓之間，還連接到在其控制端的第二輸入結(jié)點；第三開關(guān)單元，連接在第一輸入結(jié)點和輸出結(jié)點之間，還連接到在其控制端的第二電壓；電壓檢測單元，用于輸入輸出結(jié)點的輸出，并檢測輸出電壓的電平；以及第四開關(guān)單元，連接在第一結(jié)點和第二電壓之間，并連接到電壓檢測單元的輸出以及其控制端的輸出控制信號。
結(jié)合附圖參照以下詳細(xì)說明將能更好地理解本發(fā)明更充分的評價以及表現(xiàn)出的明顯的許多優(yōu)點，在附圖中，相同的符號表示相同的或類似的元件，其中
圖1是說明普通數(shù)據(jù)輸出緩沖電路結(jié)構(gòu)的電路圖；圖2表示說明普通數(shù)據(jù)輸出緩沖電路工作特性的波形；圖3是說明一種半導(dǎo)體存貯器裝置的輸出端的結(jié)構(gòu)的電路圖；圖4是說明依據(jù)圖1所示結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路中一負(fù)電壓的電流通道的圖；圖5是說明在圖4NMOS晶體管中形成電流通道特性的圖；圖6是說明另外一種用于克服圖1所示數(shù)據(jù)輸出緩沖電路缺陷的普通數(shù)據(jù)緩沖電路的結(jié)構(gòu)的電路圖；圖7是說明在圖6所示數(shù)據(jù)輸出緩沖電路中形成電流通道的電路圖；圖8表示說明在圖7中形成電流通道狀況下的工作特性的波形；圖9是一電路圖，說明按本發(fā)明原理實施的數(shù)據(jù)輸出緩沖電路的第一實施例；以及圖10是一電路圖，說明按本發(fā)明原理實施的數(shù)據(jù)輸出緩沖電路的第二實施例。
用語″輸出控制信號φS″在本發(fā)明中表示提供數(shù)據(jù)輸出緩沖電路高阻抗?fàn)顟B(tài)的一個信號。用語″第一輸出數(shù)據(jù)DT″和″第二輸出數(shù)據(jù)DTB″分別表示從數(shù)據(jù)線DL和/DL輸出的數(shù)據(jù)。在高電阻狀態(tài)下，數(shù)據(jù)輸出緩沖電路的一輸出端是浮動的，表示一個很高的阻抗。
現(xiàn)在參照圖9，第一輸出數(shù)據(jù)DT是從數(shù)據(jù)線DB輸入的數(shù)據(jù)，而第二數(shù)據(jù)DTB是從數(shù)據(jù)線/DB輸入的數(shù)據(jù)，它們彼此具有相反的邏輯。φS是用于使數(shù)據(jù)緩沖電路成為高阻抗的一個控制信號。NMOS晶體管96連接在電源電壓VCC和數(shù)據(jù)輸出端DQ之間，并連接到在其柵極上的輸入第一輸出數(shù)據(jù)DT的第一結(jié)點N1。NMOS晶體管96是用于執(zhí)行使數(shù)據(jù)輸出端DQ的電壓上拉功能的一個開關(guān)單元。 NMOS晶體管98連接在數(shù)據(jù)輸出端DQ和地電位VSS之間，并連接到輸入第二輸出數(shù)據(jù)DTB的第二輸入結(jié)點N2。NMOS晶體管98是用于執(zhí)行使數(shù)據(jù)輸出端DQ的電壓下拉功能的一個開關(guān)單元。NMOS晶體管95連接在第一輸入結(jié)點和數(shù)據(jù)輸出端DQ之間，其柵極連接到地電壓VSS。NMOS晶體管95是第三開關(guān)單元當(dāng)一負(fù)電壓輸入到數(shù)據(jù)輸出端DQ時，用于執(zhí)行截止通過NMOS管96形成的電流通道的功能。一PMOS晶體管91連接在電源電壓VCC和第一連接結(jié)點N3之間，其柵極連接到第二連接結(jié)點N4。一NMOS晶體管92連接在第一連接結(jié)點N3和數(shù)據(jù)輸出端DQ之間，其柵極連接到第二連接結(jié)點N4。一反相器99連接在第一連接結(jié)點N3和第二連結(jié)結(jié)點N4之間，并且根據(jù)數(shù)據(jù)輸出端DQ在第一連接結(jié)點N3上確定的電壓電平而被切斷，由此控制第二連接結(jié)點N4的電壓電平。PMOS晶體管91，NMOS晶體管92和反相器99是檢測數(shù)據(jù)輸出端DQ的電壓電平的并由此輸出檢測結(jié)果到第一連接結(jié)點N4的電壓檢測單元。NMOS晶體管93連接到第一輸入結(jié)點N1，柵極連接到第一連接結(jié)點N3。NMOS晶體管94連接在NMOS晶體管93的源極和電源電壓VSS之間，其柵極連接到輸出控制信號φS。NMOS晶體管93和94是根據(jù)在處高阻狀態(tài)下數(shù)據(jù)輸出端DQ上判定的電平截止NMOS晶體管96的電流通道的第四開關(guān)單元。NMOS晶體管97連結(jié)在第二輸入結(jié)點N2和地電位VSS之間，還連接到輸出控制信號φS。
首先，如果輸出控制信號φS作為邏輯″高″狀態(tài)信號輸入，NMOS晶體管94和97導(dǎo)通。此時，由于第一連接結(jié)點N3在初始狀態(tài)被預(yù)先充到電源電壓VCC，NMOS晶體管93導(dǎo)通，而因此第一輸入結(jié)點N1和第二輸入結(jié)點N2的電位電平低于地電位電平。結(jié)果，邏輯″低″狀態(tài)信號施加到NMOS晶體管96和98的棚極。因此，在正常狀態(tài)下，數(shù)據(jù)輸出DQ保持地電位VSS電位。因而地電位VSS施加到數(shù)據(jù)輸出端DQ，于是連接結(jié)點N3的電壓連續(xù)地保持到邏輯″高″電平上。之后，反相器99使連接結(jié)點N3的電源反相，并將已被反相的電源加到第二連接結(jié)點N4。從而使PMOS晶體管91保持導(dǎo)通狀態(tài)，而NMOS晶體管92保持截止?fàn)顟B(tài)，至使第一輸入結(jié)點N1的電壓保持到邏輯″低″電平上。
其次，對在如上所述的施加負(fù)電壓到處高阻狀態(tài)的數(shù)據(jù)輸出端DQ的情況，第一輸入結(jié)點N1和第二連接點N4保持地電位VSS，于是所有NMOS晶體管96，95和92導(dǎo)通。如果NMOS晶體管92導(dǎo)通，連接結(jié)點N3的電位因該負(fù)電壓而降低。結(jié)果，如果反相器99的電壓降低到低于截斷電壓，反相器99輸出邏輯″高″狀態(tài)信號。之后，PMOS晶體管91被反相器99的輸出截止。由此截止了由PMOS晶體管91和NMOS晶體管92形成的電流通道。結(jié)果，連接結(jié)點N3的電位達(dá)邏輯″低″狀態(tài)，而NMOS晶體管93完全截止。此時，NMOS晶體管95執(zhí)行先前描述的運轉(zhuǎn)。這樣，由于NMOS晶體管93，94和95電阻值，第一輸入結(jié)點N1的電壓保持在NMOS晶體管96的閾值電壓之下。于是，當(dāng)負(fù)電壓加到輸出端DQ時，通過晶體管96形成的電流通道截止。
第三，在共享數(shù)據(jù)輸入/輸出線的數(shù)據(jù)輸出緩沖電路中，以下將描述這樣一個過程，即第一輸出數(shù)據(jù)DT作為邏輯″高″狀態(tài)的數(shù)據(jù)輸出，而在數(shù)據(jù)輸出端DQ電壓增加的時刻變化到高阻抗?fàn)顟B(tài)。對圖8的88產(chǎn)生的HD1的情況，數(shù)據(jù)輸出端DQ的電壓作為高電壓，其電壓電平高于地電壓VSS，而低于閾值電壓。此時，由于連接結(jié)點N3已經(jīng)預(yù)充到電源電壓VCC電平，NMOS晶體管93變成導(dǎo)通狀態(tài)。接著NMOS晶體管94由輸出控制信號φS導(dǎo)通。因此，在第一輸入結(jié)點N1上邏輯″高″電平的第一輸出數(shù)據(jù)DT的電流通過NMOS晶體管93和94流動。因此，該第一輸入結(jié)點N1的電壓快速地變化到地電位VSS電平。
于是NMOS晶體管96截止，而因此電流通道不通過NMOS晶體管96來形成。結(jié)果，數(shù)據(jù)輸出緩沖電路不受共同連接到數(shù)據(jù)輸入/輸出線的其他存貯器的狀態(tài)的影響。
因此，在先前描述的數(shù)據(jù)輸出緩沖電路中，當(dāng)數(shù)據(jù)輸出端DQ的電壓為地電壓VSS電平，或者被形成高阻抗?fàn)顟B(tài)的正電壓，則輸入結(jié)點N1的電壓能經(jīng)常保持在地電位電平。當(dāng)數(shù)據(jù)輸出端DQ的電壓為負(fù)電壓時，通過控制輸入結(jié)點N1的電壓等于該數(shù)據(jù)輸出端DQ的電壓，則在高阻抗?fàn)顟B(tài)不形成不必要的電流通道，并因此能防止電流消耗。此外，通過控制輸入結(jié)點N1使其不成為浮動狀態(tài)，能防止非正常操作。
圖10表示按本發(fā)明原理構(gòu)成的數(shù)據(jù)輸出緩沖電路的另一實施例。在圖10中，除輸出電壓檢測單元外，其他部分的結(jié)構(gòu)與圖9所示相同。輸出電壓檢測單元由PMOS晶體管101和NMOS晶體管102實現(xiàn)。PMOS晶體管101連接在電源電壓VCC和連接結(jié)點N3之間，其柵極連接到地電位VSS。NMOS晶體管102連接在連接結(jié)點N3和數(shù)據(jù)輸出終端DQ之間，其柵極連接到地電位VSS。
以下給出在高阻抗?fàn)顟B(tài)下檢測數(shù)據(jù)輸出端DQ的輸出電壓的工作說明。如果數(shù)據(jù)輸出端DQ的電壓電平是地電位VSS電平。PMOS晶體管101保持導(dǎo)通狀態(tài)，從而使輸入結(jié)點N1的電壓電平保持在地電位VSS電平。此外，甚至當(dāng)數(shù)據(jù)輸出端DQ的輸出電壓被形成正電壓時，連接結(jié)點N3的電壓保持在邏輯″高″電平，由此使第一輸入結(jié)點N1保持在地電平。在負(fù)電壓被施加到數(shù)據(jù)輸出端DQ的情況下，NMOS晶體管102導(dǎo)通，而因此連接結(jié)點N3的電壓電平改變到DQ電平。之后，NMOS晶本管93截止，而因此第一輸入結(jié)點N1的電壓電平由于NMOS晶體管95等于數(shù)據(jù)輸出端DQ的電壓電平。因此，圖10的數(shù)據(jù)輸出緩沖電路的工作情況和圖9的數(shù)據(jù)輸出緩沖電路的相同。
權(quán)利要求
1.一種共享數(shù)據(jù)輸入/輸出線的半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路，所說電路包括第一輸入結(jié)點，用于輸入第一輸出數(shù)據(jù)；第二輸入結(jié)點，用于輸入第二輸出數(shù)據(jù)；一輸出結(jié)點，用于輸出數(shù)據(jù)；上拉裝置，連接在第一電壓和所說輸出結(jié)點之間，還連接到在其柵極端連接到所說第一輸入結(jié)點；下拉裝置，連接在所說輸出結(jié)點和第二電壓之間，還連接到在其柵極端連接到所說第二輸入結(jié)點；電壓檢測裝置，連接在所說第一電壓和輸出結(jié)點之間，用于輸入所說輸出結(jié)點的輸出，并檢測所說輸入電壓的電平；以及開關(guān)裝置，連接在所說第一輸入結(jié)點和第二電壓之間，并連接到在其控制端的所說電壓檢測裝置的輸出端。
2.根據(jù)權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中，所說電壓檢測裝置包括第一MOS晶體管，連接在所說第一電壓和第一連接結(jié)點之間，還連接到在其柵極的第二連接結(jié)點；第二MOS晶體管，連接在所說第一連接結(jié)點和所說輸出結(jié)點之間，其柵極連接到所說第二連接結(jié)點，以便由此輸出所說電壓檢測信號到所說第一連接結(jié)點；以及控制裝置，連接在所說第一和第二連接結(jié)點之間，并根據(jù)在所說第一連接結(jié)點上檢測的所說輸出電壓的電平而截斷，以便由此控制所說第二連接結(jié)點的電平。
3.根據(jù)權(quán)利要求2的數(shù)據(jù)輸出緩沖電路，還包括開關(guān)裝置，連接在所說第一輸入結(jié)點和所說開關(guān)裝置之間，其控制端連接到所說輸出控制信號。
4.根據(jù)權(quán)利要求3的數(shù)據(jù)輸出緩沖電路，其中所說上拉裝置，下拉裝置以及開關(guān)裝置都是NMOS晶體管，所說第一電壓是電源電壓，而所說第二電壓是地電位。
5.一種共享數(shù)據(jù)輸入/輸出線的半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路，所說電路包括第一輸入結(jié)點，用于輸入第一輸出數(shù)據(jù)；第二輸入結(jié)點，用于輸入第二輸出數(shù)據(jù)；一輸出結(jié)點，用于輸出數(shù)據(jù)；第一開關(guān)裝置，連接在第一電壓和所說輸出結(jié)點之間，其控制端連接到所說第一輸入結(jié)點；第二開關(guān)裝置，連接在所說輸出結(jié)點和第二電壓之間，其控制端連接到所說第二輸入結(jié)點；第三開關(guān)裝置，連接在所說第一輸入結(jié)點和輸出結(jié)點之間，其控制端連接到第三電壓；電壓檢測裝置包括第一MOS晶體管，連接在所說第一電壓和第二連接結(jié)點之間，其柵極連接到第二連接結(jié)點；第二MOS晶體管，連接在所說第一連接結(jié)點和所說輸出結(jié)點之間，其柵極連接到所說第二連接結(jié)點；以及一個反相器，連接在所說第一連接結(jié)點和第二連接結(jié)點之間，并且根據(jù)在所說第一連接結(jié)點上檢測到的所說輸出電壓的電平而截斷，以便由此控制所說第二連接結(jié)點的電平，并之后檢測所說輸出電壓的電平；以及第四開關(guān)裝置，連接在所說第一結(jié)點和第二電壓之間，其控制端連接到所說電壓檢測裝置的一輸出端和一輸出控制信號，其中所說電壓檢測裝置根據(jù)檢測一負(fù)電壓通過所說第三開關(guān)裝置和第四開關(guān)裝置來控制所說第一開關(guān)裝置的一個電流通道，還根據(jù)檢測低于第三電壓電平通過控制所說第三和第四開關(guān)裝置以及根據(jù)檢測高于所說第三電壓電平通過控制所說第三開關(guān)裝置來控制所說第一開關(guān)裝置的所說電流通道。
6.根據(jù)權(quán)利要求5的數(shù)據(jù)輸出緩沖電路還包括連接在所說第二輸入結(jié)點和所說第二電壓之間，其控制端連接到所說輸出控制信號的開關(guān)裝置。
7.根據(jù)權(quán)利要求6的數(shù)據(jù)輸出緩沖電路，其中所說開關(guān)裝置都是NMOS晶體管，所說第一電壓是電源電壓，而所說第二電壓是地電位。
8.一種共享數(shù)據(jù)輸入/輸出線的半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路，所說電路包括第一輸入結(jié)點，用于輸入第一輸出數(shù)據(jù)；第二輸入結(jié)點，用于輸入第二輸出數(shù)據(jù)；一輸出結(jié)點，用于輸出數(shù)據(jù)；第一開關(guān)裝置，連接在第一電壓和所說輸出結(jié)點之間，其控制端連接到所說第一輸入結(jié)點；第二開關(guān)裝置，連接在所說結(jié)點和第二電壓之間，其控制端連接到所說第二輸入結(jié)點；第三開關(guān)裝置，連接在所說第一輸入結(jié)點和輸出結(jié)點之間，其控制端連接到第三電壓；電壓檢測裝置包括第一MOS晶體管，連接在所說第一電壓和第一連接結(jié)點之間，其柵極連接到第二連接結(jié)點；第二MOS晶體管連接在所說連接結(jié)點和所說輸出結(jié)點之間，其柵極連接到所說第三電壓，用于檢測所說輸出電壓的電平；以及第四開關(guān)裝置，連接在所說第一結(jié)點和第二電壓之間，其控制端連接到所說電壓檢測裝置的一輸出端和一輸出控制信號，其中所說電壓檢測裝置根據(jù)檢測一負(fù)電壓通過所說第三開關(guān)裝置和第四開關(guān)裝置來控制所說第一開關(guān)裝置的一個電流通道，還根據(jù)檢測低于第三電壓電平通過控制所說第三和第四開關(guān)裝置以及根據(jù)檢測高于所說第三電壓電平通過控制所說第三開關(guān)裝置來控制所說第一開關(guān)裝置的所說電流通道。
9.根據(jù)權(quán)利要求8的數(shù)據(jù)輸出緩沖電路，還包括連接在所說第二輸入結(jié)點和所說第二電壓之間，其控制端連接到所說輸出控制信號的開關(guān)裝置。
10.根據(jù)權(quán)利要求8的數(shù)據(jù)輸出緩沖電路，其中所說開管裝置都是NMOS晶體管，所說第一電壓是電源電壓，而所說第二電壓是地電位。
11.根據(jù)權(quán)利要求8的數(shù)據(jù)緩沖電路，其中所說第三電壓電平是地電位電平。
12.根據(jù)權(quán)利要求8的數(shù)據(jù)輸出緩沖電路，其中所說第三電壓電平是任意參考電壓電平。
全文摘要
一種共享數(shù)據(jù)輸入/輸出線的半導(dǎo)體存貯器裝置的數(shù)據(jù)輸出緩沖電路，它包括第一輸入結(jié)點；第二輸入結(jié)點；一輸出結(jié)點；一正偏單元連接在第一電壓和該輸出結(jié)點之間，其柵極端連接到第一輸入結(jié)點；一負(fù)偏單元連接在該輸出結(jié)點和第二電壓之間，其柵極端連接到第二輸入結(jié)點；一電壓檢測單元連接在第一電壓和輸出結(jié)點之間，以及一開關(guān)單元連接在第一輸入結(jié)點和第二電壓之間，其控制端連接到電壓檢測單元的輸出端。
文檔編號G11C11/417GK1147136SQ95119488
公開日1997年4月9日 申請日期1995年12月29日 優(yōu)先權(quán)日1994年12月29日
發(fā)明者柳承汶, 柳濟煥 申請人:三星電子株式會社