專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別是涉及例如像用于圖像數(shù)據(jù)存儲(chǔ)的VRAM(VIDEO Random Access Memory即“視頻信號(hào)隨機(jī)存取存儲(chǔ)器”)等那樣具有閃速存儲(chǔ)(flash light)(成批寫(xiě)入)功能的半導(dǎo)體存儲(chǔ)器。
圖4示出構(gòu)成以往的VRAM的核心部分的存儲(chǔ)器單元陣列的一部分(為了說(shuō)明的簡(jiǎn)單化起見(jiàn)只示出2列)。
在圖4中，MC是動(dòng)態(tài)型存儲(chǔ)器單元，WL是字線，在圖4中分別代表性地示出兩個(gè)MC和一條WL?；パa(bǔ)的位線對(duì)(BLi，/BLi)分別通過(guò)位線傳輸門(mén)對(duì)(Q1，Q2)和用于列選擇的傳輸門(mén)對(duì)(CS，CS)連接到多個(gè)數(shù)據(jù)線對(duì)(DQRi，/DQRi)之中的一對(duì)。
在上述存儲(chǔ)器單元MC與位線傳輸門(mén)對(duì)(Q1，Q2)之間的位線對(duì)(第一位線對(duì))處連接位線預(yù)充電·均衡化電路10和用于位線電位恢復(fù)的P溝讀出放大器11。
此外，在上述位線傳輸門(mén)對(duì)(Q1，Q2)與用于列選擇的傳輸門(mén)對(duì)(CS，CS)之間的位線對(duì)(第2位線對(duì))處連接用于位線對(duì)間的電位讀出的N溝讀出放大器12和用于閃速存儲(chǔ)的第1NMOS晶體管Q7、第2NMOS晶體管Q8的各一端。把上述第1NMOS晶體管Q7、第2NMOS晶體管Q8的各自的另一端合并起來(lái)，連接到接地電位(VSS)節(jié)點(diǎn)。
再者，VPL是電容器板電位，VBL是位線預(yù)充電電位，EQL是均衡信號(hào)，SAP是用于P溝讀出放大器的讀出啟動(dòng)信號(hào)，/SAN是用于N溝讀出放大器的讀出啟動(dòng)信號(hào)，T是位線傳輸門(mén)控制信號(hào)，F(xiàn)WGO是第1閃速存儲(chǔ)信號(hào)，F(xiàn)WG1是第2閃速存儲(chǔ)信號(hào)，CSL是列選擇信號(hào)。
為了說(shuō)明圖4的電路的動(dòng)作情況的一個(gè)實(shí)例，圖5中示出主要信號(hào)隨時(shí)間變化的一個(gè)實(shí)例。
下面，參照?qǐng)D5，簡(jiǎn)單地說(shuō)明圖4的電路的動(dòng)作情況的一個(gè)實(shí)例。
首先，/RAS(行地址選通脈沖)信號(hào)在“H”電平(非激活狀態(tài))時(shí)，均衡信號(hào)EQL變成“H”電平(激活狀態(tài))，均衡化電路10成為接通狀態(tài)。因此，P溝讀出放大器一側(cè)的第1位線對(duì)通過(guò)均衡化電路10被預(yù)充電·均衡化至位線電位VBL，N溝讀出放大器一側(cè)的第2位線對(duì)通過(guò)位線傳輸門(mén)對(duì)(Q1，Q2)被預(yù)充電至位線電位VBL。
接著，/RAS信號(hào)變成“L”電平(激活狀態(tài))，一旦取入行地址，則首先，EQL信號(hào)變成“L”電平(非激活狀態(tài))，均衡電路10成為關(guān)閉狀態(tài)。因此，位線從電源電位VCC、接地電位VSS、位線電位VBI處脫離。而且，如選擇對(duì)應(yīng)于所取入的行地址的字線，則把被選擇行的存儲(chǔ)器單元的數(shù)據(jù)在位線上讀出，進(jìn)而，讀出放大器12動(dòng)作，把位線對(duì)間的電位差放大，讀出放大器11動(dòng)作，位線對(duì)的電位就確定下來(lái)。
其次，如/RAS信號(hào)再次變成“H”電平的話，EQL信號(hào)恢復(fù)到“H”電平，均衡化電路10成為導(dǎo)通狀態(tài)。因此，第1位線對(duì)通過(guò)均衡化電路10再次被預(yù)充電·均衡化至位線電位VBL，第2位線對(duì)通過(guò)位線傳輸門(mén)對(duì)(Q1，Q2)再次被預(yù)充電至VBL。
在上述的動(dòng)作中，要在讀出放大器12開(kāi)始動(dòng)作之前對(duì)位線進(jìn)行充分的均衡化，要通過(guò)位線傳輸門(mén)對(duì)(Q1，Q2)對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電使之達(dá)到位線電位VBL。
與此相關(guān)，在電源電位高的范圍內(nèi)(例如5V)，用于位線傳輸門(mén)的晶體管(Q1，Q2)的能力較強(qiáng)，其閾值電壓Vth對(duì)于電源電位VCC來(lái)說(shuō)比較小，因此可在短時(shí)間內(nèi)對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電使之達(dá)到位線電位VBL。
然而，在電源電位低的范圍內(nèi)，用于位線傳輸門(mén)的晶體管(Q1，Q2)的能力較差，其閾值電壓Vth對(duì)于電源電位VCC來(lái)說(shuō)不能忽略不計(jì)，故在短時(shí)間內(nèi)對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電使之達(dá)到位線電位VBL是困難的。這樣一來(lái)，如不對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電，下一個(gè)周期內(nèi)的讀出動(dòng)作的安全系數(shù)就會(huì)大幅度下降，故存在把來(lái)自存儲(chǔ)器單元的讀出數(shù)據(jù)讀錯(cuò)的危險(xiǎn)。
作為解決上述問(wèn)題的對(duì)策而考慮的第一種方法是不插入用于位線傳輸門(mén)的晶體管(Q1，Q2)，這樣一來(lái)就沒(méi)有該晶體管的閾值電壓Vth這樣大小的電位降，因此可對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電。
然而，如以上所述去掉用于位線傳輸門(mén)的晶體管(Q1，Q2)的話，在讀出放大器12的初期讀出動(dòng)作時(shí)的視在位線電容變大，使高速和可靠的讀出動(dòng)作變得困難。
此外，作為解決上述問(wèn)題的對(duì)策而考慮的第二種方法是把用于位線傳輸門(mén)的晶體管(Q1，Q2)的柵極電位只在預(yù)定期間(例如在/RAS信號(hào)是“H”電平的期間)內(nèi)提高到VCC＋Vth以上，由此使上述晶體管(Q1，Q2)在三極管范圍內(nèi)進(jìn)行工作，這樣就彌補(bǔ)了上述晶體管的閾值電壓Vth這樣大小的電位降，故可對(duì)第2位線對(duì)進(jìn)行充分的預(yù)充電。
然而，為了使存儲(chǔ)器芯片內(nèi)所有應(yīng)激活的位線傳輸門(mén)的晶體管(Q1，Q2)的柵極電位在短時(shí)間內(nèi)提高到大于VCC＋Vth，就要采用使用大容量、大面積電容的升壓電路。再者，在通常情況下，VRAM以非同步方式進(jìn)行工作，由于在串行存取存貯器(SAM)端口側(cè)的動(dòng)作，特別是在輸出數(shù)據(jù)時(shí)產(chǎn)生的電源噪聲使上述升壓電路產(chǎn)生誤動(dòng)作的危險(xiǎn)非常大。
如以上所述，以往的半導(dǎo)體存儲(chǔ)裝置存在以下問(wèn)題在電源電位較低的范圍內(nèi)在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的預(yù)充電是困難的；讀出動(dòng)作的安全系數(shù)大幅度下降；以及讀出錯(cuò)誤的數(shù)據(jù)。
本發(fā)明是為了要解決上述的問(wèn)題而進(jìn)行的發(fā)明，其目的是提供以下的一種半導(dǎo)體存貯裝置在不增加存貯器單元陣列內(nèi)的電路的情況下，通過(guò)僅簡(jiǎn)單地附加一個(gè)抗噪聲性能良好的電位轉(zhuǎn)換電路，就能夠在電源電位較低的范圍內(nèi)可以在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的預(yù)充電，可以正確地讀出并輸出來(lái)自存貯器單元的讀出數(shù)據(jù)。
本發(fā)明的特征是在具有閃速存儲(chǔ)功能的半導(dǎo)體存貯裝置內(nèi)具備以下組成部分將動(dòng)態(tài)型存儲(chǔ)器單元以行列狀配置的存儲(chǔ)器單元陣列；連接到同一行存儲(chǔ)器單元的字線；
分別連接到同一列存儲(chǔ)器單元的互補(bǔ)的位線對(duì)；連接到上述位線對(duì)一端的用于列選擇的傳輸門(mén)對(duì)；連接到上述用于列選擇傳輸門(mén)對(duì)的數(shù)據(jù)線對(duì)；以串聯(lián)方式分別插入到上述位線對(duì)的各位線的、把上述位線對(duì)分割為上述存儲(chǔ)器單元一側(cè)的第1位線對(duì)和上述列選擇傳輸門(mén)一側(cè)的第2位線對(duì)的第1導(dǎo)電型的位線傳輸門(mén)對(duì)；連接到上述第1位線對(duì)的、在預(yù)充電·均衡化期間被控制為導(dǎo)通狀態(tài)的位線預(yù)充電·均衡化電路；讓連接到上述第1位線對(duì)的第2導(dǎo)電型的兩個(gè)MOS晶體管進(jìn)行交叉耦合、被驅(qū)動(dòng)預(yù)定期間的、用于位線電位恢復(fù)的第1讀出放大器；讓連接到第2位線對(duì)的第1導(dǎo)電型的兩個(gè)MOS晶體管進(jìn)行交叉耦合的、被驅(qū)動(dòng)預(yù)定期間的、用于位線對(duì)間電位差讀出的第2讀出放大器；其各一端與上述第2位線對(duì)的各個(gè)位線對(duì)應(yīng)連接的用于閃速存儲(chǔ)的第1MOS晶體管和第2MOS晶體管；將上述第1MOS晶體管和第2MOS晶體管在上述預(yù)充電·均衡化期間按照非閃速存儲(chǔ)模式時(shí)和閃速存儲(chǔ)模式時(shí)的寫(xiě)入數(shù)據(jù)進(jìn)行轉(zhuǎn)換控制的閃速存儲(chǔ)控制電路；以及把其輸出節(jié)點(diǎn)連接到上述第1MOS晶體管和第2MOS晶體管的各另一端的、可把上述輸出節(jié)點(diǎn)的電位設(shè)定在用于位線初期電位設(shè)定的位線預(yù)充電電位或預(yù)定的基準(zhǔn)電位的電位轉(zhuǎn)換電路。
由于具有上述電位轉(zhuǎn)換電路，可讓用于閃速存儲(chǔ)的晶體管不僅進(jìn)行本來(lái)的閃速存儲(chǔ)動(dòng)作，而且進(jìn)行位線均衡化的動(dòng)作。在這種情況下，可使該電位轉(zhuǎn)換電路具有比較簡(jiǎn)單的構(gòu)成，而且在抗噪聲方面具有良好的特性。
通過(guò)僅附加一個(gè)上述的電位轉(zhuǎn)換電路，在不增加存儲(chǔ)器單元陣列內(nèi)的電路的情況下，即使在電源電位較低的范圍內(nèi)也可在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的和可靠的預(yù)充電，可正確地讀出來(lái)自存儲(chǔ)器單元的讀出數(shù)據(jù)并輸出該數(shù)據(jù)。


圖1是示出構(gòu)成與本發(fā)明第1實(shí)施例有關(guān)的VRAM核心部分的存儲(chǔ)器單元陣列的部分電路圖。
圖2是示出圖1中的電位轉(zhuǎn)換電路的一個(gè)實(shí)例的電路圖。
圖3是為了說(shuō)明圖1和圖2的電路的動(dòng)作實(shí)例而示出的主要信號(hào)隨時(shí)間變化的實(shí)例圖。
圖4是示出構(gòu)成以往的VRAM的核心部分的存儲(chǔ)器單元陣列的部分電路圖。
圖5是為了說(shuō)明圖4的電路的動(dòng)作實(shí)例而示出的主要信號(hào)隨時(shí)間變化的實(shí)例圖。
以下參照附圖詳細(xì)地說(shuō)明本發(fā)明的實(shí)施例。
圖1示出構(gòu)成具有與本發(fā)明的半導(dǎo)體存儲(chǔ)裝置第1實(shí)施例有關(guān)的閃速存儲(chǔ)功能的VRAM核心部分的存儲(chǔ)器單元陣列的一部分(為了說(shuō)明的簡(jiǎn)單化起見(jiàn)只示出兩列)。
在圖1中，MC是動(dòng)態(tài)型存儲(chǔ)器單元(為了圖示的簡(jiǎn)單化起見(jiàn)只示出兩個(gè))，將其配置成行列狀構(gòu)成存儲(chǔ)器單元陣列，在其電容器處提供電容器陽(yáng)極電位VPL。WL是連接到上述存儲(chǔ)器單元陣列的同一行存儲(chǔ)器單元的字線(代表性地示出1條)，通過(guò)字線驅(qū)動(dòng)信號(hào)在預(yù)定時(shí)間內(nèi)對(duì)其進(jìn)行選擇驅(qū)動(dòng)。BL0，/BL0和BL1，/BL1分別是連接到上述存儲(chǔ)器單元陣列的同一列存儲(chǔ)器單元的互補(bǔ)的位線對(duì)(代表性地只示出2對(duì))。
(CS，CS)分別是連接到上述位線對(duì)的各位線一端的、通過(guò)同一個(gè)列選擇信號(hào)CSLi(在本例中是CSL0)選擇的列選擇傳輸門(mén)。此時(shí)，通過(guò)上述列選擇信號(hào)CSL0共同選擇用于預(yù)定多列的列選擇傳輸門(mén)對(duì)(CS，CS)。
DQ Ri，/DQRi是連接到上述列選擇傳輸門(mén)對(duì)(CS，CS)另一端的數(shù)據(jù)線對(duì)。形成與上述共同選擇的多列對(duì)應(yīng)連接的多個(gè)數(shù)據(jù)線對(duì)(DQR0/DQR0)、(DQR1，/DQR1)…。
(Q1，Q2)是分別以串聯(lián)方式插入到上述各位線對(duì)的各位線的、由把上述位線對(duì)分割為上述存儲(chǔ)器單元側(cè)的第1位線對(duì)和上述列選擇傳輸門(mén)對(duì)一側(cè)的第2位線對(duì)的N溝型MOS晶體管構(gòu)成的位線傳輸門(mén)對(duì)，通過(guò)同一個(gè)位線傳輸門(mén)控制信號(hào)T共同驅(qū)動(dòng)(Q1，Q2)。
把位線預(yù)充電·均衡化電路10連接到上述第一位線對(duì)，在預(yù)充電·均衡化期間通過(guò)均衡信號(hào)EQL將該電路10控制在導(dǎo)通狀態(tài)。
用于位線電位恢復(fù)的P溝讀出放大器11連接到上述第1位線對(duì)上、由用讀出啟動(dòng)信號(hào)SAP驅(qū)動(dòng)的2個(gè)P溝型MOS晶體管Q3、Q4交叉耦合構(gòu)成。
用于位線對(duì)間電位差讀出的N溝讀出放大器12連接到上述第2位線對(duì)上由用讀出啟動(dòng)信號(hào)/SAN驅(qū)動(dòng)的兩個(gè)N溝型MOS晶體管Q5、Q6交叉耦合構(gòu)成。
與上述第2位線對(duì)的各位線對(duì)應(yīng)地連接第1閃速存儲(chǔ)電路13與第2閃速存儲(chǔ)電路14。
在本例中，上述第1閃速存儲(chǔ)電路13由其一端連接到一邊位線(BL0或BL1)的用于閃速存儲(chǔ)的N溝型第1MOS晶體管Q7構(gòu)成。同樣，在本例中，上述第2閃速存儲(chǔ)電路14由其一端連接到另一邊位線(/BL0或/BL1)的用于閃速存儲(chǔ)的N溝型第2MOS晶體管Q8構(gòu)成。
通過(guò)閃速存儲(chǔ)控制電路15，根據(jù)在預(yù)充電·均衡化期間、非閃速存儲(chǔ)模式時(shí)和閃速存儲(chǔ)模式時(shí)的寫(xiě)入數(shù)據(jù)，對(duì)上述兩個(gè)MOS晶體管Q7、Q8進(jìn)行轉(zhuǎn)換控制。
上述閃速存儲(chǔ)控制電路15的邏輯構(gòu)成的作用是在上述預(yù)充電·均衡化期間把上述第1MOS晶體管Q7和第2MOS晶體管Q8都控制在導(dǎo)通狀態(tài)；在非閃速存儲(chǔ)模式時(shí)把上述第1MOS晶體管Q7和第2MOS晶體管Q8都控制在關(guān)斷狀態(tài)；在閃速存儲(chǔ)模式時(shí)在上述讀出放大器12的驅(qū)動(dòng)前的預(yù)定期間內(nèi)生成用于把上述第一MOS晶體管Q7和第2MOS晶體管Q8的其中的一個(gè)控制在導(dǎo)通狀態(tài)的第1閃速存儲(chǔ)信號(hào)FWG1和第2閃速存儲(chǔ)信號(hào)FWG2。
電位轉(zhuǎn)換電路16其輸出節(jié)點(diǎn)連接到上述第1MOS晶體管Q7和第2MOS晶體管Q8的各自的另一端，該電路16把上述輸出節(jié)點(diǎn)的電位設(shè)定在用于位線初期電位設(shè)定的位線預(yù)充電電位VBL(通常是電源電位VCC的1/2)或預(yù)定的基準(zhǔn)電位(在本例中是接地電位VSS)，該電路16的構(gòu)成例如圖2所示。
也就是說(shuō)，上述電位轉(zhuǎn)換電路具備連接在提供上述位線預(yù)充電電位VBL的VBL節(jié)點(diǎn)與上述輸出節(jié)點(diǎn)之間的、將第1控制信號(hào)XGL提供給柵極的N溝型第3NMOS晶體管Q9；連接在提供上述預(yù)定的基準(zhǔn)電位VSS的VSS節(jié)點(diǎn)與上述輸出節(jié)點(diǎn)之間的、將第2控制信號(hào)XGD提供給柵極的N溝型第4NMOS晶體管Q10；以及用于生成上述第1控制信號(hào)XGL和第2控制信號(hào)XGD的控制信號(hào)發(fā)生電路17。
上述控制信號(hào)發(fā)生電路17的邏輯構(gòu)成是作為動(dòng)作電源提供VCC、VSS；在上述預(yù)充電·均衡化期間和非閃速存儲(chǔ)模式時(shí)把上述第3NMOS晶體管Q9控制在導(dǎo)通狀態(tài)，把上述第4NMOS晶體管Q10控制在關(guān)斷狀態(tài)；在閃速存儲(chǔ)模式時(shí)把上述第3NMOS晶體管Q9控制在關(guān)斷狀態(tài)，與此同時(shí)在上述讀出放大器的驅(qū)動(dòng)前把上述第4NMOS晶體管Q10在預(yù)定時(shí)間內(nèi)控制在導(dǎo)通狀態(tài)。
即，例如上述控制信號(hào)發(fā)生電路17如圖2所示由下述電路構(gòu)成將/RAS信號(hào)反相的變換電路21；取該變換電路21的輸出信號(hào)與閃速存儲(chǔ)模式識(shí)別信號(hào)FW的邏輯積而輸出控制信號(hào)XGL的與非門(mén)電路22；使上述控制信號(hào)XGL延遲預(yù)定時(shí)間的延時(shí)電路23；使上述控制信號(hào)XGL反相的變換電路24；取該變換電路24的輸出信號(hào)與上述延時(shí)電路23的輸出信號(hào)的邏輯積的與非門(mén)電路25；使該與非門(mén)電路25的輸出信號(hào)反相并輸出上述控制信號(hào)XGD的變換電路26。上述控制信號(hào)XGL、XGD的“H”電平是VCC，“L”電平是VSS。
再者，把上述電位轉(zhuǎn)換電路16的兩個(gè)NMOS晶體管Q9、Q10設(shè)置在存儲(chǔ)器單元陣列的外部，故存儲(chǔ)器單元陣列本身的電路構(gòu)成與以往的例子是一樣的。
其次，參照?qǐng)D3說(shuō)明圖1、圖2的動(dòng)作實(shí)例。
為了說(shuō)明圖1和圖2電路的動(dòng)作實(shí)例，圖3示出在非閃速存儲(chǔ)模式時(shí)和閃速存儲(chǔ)模式時(shí)主要信號(hào)隨時(shí)間變化的一個(gè)實(shí)例。
首先說(shuō)明非閃速存儲(chǔ)模式時(shí)的動(dòng)作情況。/RAS是“H”電平(非激活狀態(tài))時(shí)，均衡信號(hào)EQL變成“H”電平(VCC)，預(yù)充電·均衡化電路10變成導(dǎo)通狀態(tài)。
此時(shí)，控制信號(hào)XGL變成VCC，控制信號(hào)XGD變成VSS，電位轉(zhuǎn)換電路16的NMOS的晶體管Q9變成導(dǎo)通狀態(tài)，NMOS晶體管Q10變成關(guān)斷狀態(tài)，輸出節(jié)點(diǎn)16a的電位變成VBL。
此外，此時(shí)閃速存儲(chǔ)信號(hào)FWG1、FWG2是“H”電平(VCC)，用于第1閃速存儲(chǔ)的晶體管Q7和用于第2閃速存儲(chǔ)的晶體管Q8分別變成導(dǎo)通狀態(tài)。
其結(jié)果是，P溝讀出放大器11一側(cè)的位線對(duì)經(jīng)由預(yù)充電·均衡化電路10被預(yù)充電·均衡化至位線電位VBL，N溝讀出放大器12一側(cè)的位線對(duì)經(jīng)由電位轉(zhuǎn)換電路16和用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8被預(yù)充電至位線電位VBL。
此外，此時(shí)控制信號(hào)T是“H”電平(VCC)位線傳輸門(mén)Q1、Q2是導(dǎo)通狀態(tài)，故把N溝讀出放大器12一側(cè)的位線對(duì)和P溝讀出放大器11一側(cè)的位線對(duì)通過(guò)位線傳輸門(mén)Q1、Q2均衡化至同一電位VBL。
接著，/RAS信號(hào)變成“L”電平(激活狀態(tài))，一旦取入行地址，則首先EQL信號(hào)和閃速存儲(chǔ)信號(hào)FWG1、FWG2變成“L”電平(非激活狀態(tài))，預(yù)充電、均衡化電路10變成關(guān)斷狀態(tài)。因此，使位線從電源電位VCC、接地電位VSS、位線電位VBL脫離。而且，如選擇對(duì)應(yīng)于以上述方式取入了行地址的字線，則被選擇行的存儲(chǔ)器單元的數(shù)據(jù)在位線上讀出，進(jìn)而，讀出放大器11、12動(dòng)作，把位線對(duì)間的電位差放大。
其次，如/RAS信號(hào)再次變成“H”電平，EQL信號(hào)和閃速存儲(chǔ)信號(hào)FWG1、FWG2分別回復(fù)到“H”電平，預(yù)充電·均衡化電路10和用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8分別變成導(dǎo)通狀態(tài)。由此把P溝讀出放大器11-側(cè)的位線對(duì)通過(guò)預(yù)充電·均衡化電路10再次預(yù)充電·均衡化至位線電位VBL，把N溝讀出放大器12一側(cè)的位線對(duì)通過(guò)過(guò)電位轉(zhuǎn)換電路16和用于第一閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8再次預(yù)充電線位至電位VBL。此時(shí)，控制信號(hào)T是“H”電平，位線傳輸門(mén)Q1、Q2是導(dǎo)通狀態(tài)，故把N溝讀出放大器12一側(cè)的位線對(duì)和P溝讀出放大器11一側(cè)的位線對(duì)通過(guò)上述位線傳輸門(mén)Q1、Q2均衡化至同一電位VBL。
在上述的非閃速存儲(chǔ)模式時(shí)的動(dòng)作中，N溝讀出放大器12一側(cè)的位線對(duì)經(jīng)由電位轉(zhuǎn)換電路16和用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8被預(yù)充電至位線電位VBL，故與以往的例子相比可在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的和可靠的預(yù)充電。
此外，在非閃速存儲(chǔ)模式時(shí)的動(dòng)作中，電位轉(zhuǎn)換電路16的輸出節(jié)點(diǎn)16a的電位(固定在VBL，不產(chǎn)生充放電，所以不產(chǎn)生電流消耗。
其次，說(shuō)明閃速存儲(chǔ)模式時(shí)的動(dòng)作情況。/RAS信號(hào)是“H”電平時(shí)，均衡信號(hào)EQL是“H”電平，控制信號(hào)XGL是VCC，控制信號(hào)XGD是VSS，閃速存儲(chǔ)信號(hào)FWG1、FWG2分別為“H”電平，P溝讀出放大器11一側(cè)的位線對(duì)和N溝讀出放大器12一側(cè)的位線對(duì)被預(yù)充電·均衡化至位線電位VBL為止的動(dòng)作情況與上述的非閃速存儲(chǔ)模式時(shí)的動(dòng)作情況是一樣的。
其次，/RAS信號(hào)變成“L”電平，如確定是閃速存儲(chǔ)模式，通過(guò)功能譯碼器(圖中未示出)使閃速存儲(chǔ)模式的識(shí)別信號(hào)FW變成“H”電平。此時(shí)，控制信號(hào)XGL變成VSS，電位轉(zhuǎn)換電路16的NMOS晶體管Q9變成關(guān)斷狀態(tài)。而且，如取入行地址，則首先，EQL信號(hào)變成“L”電平，預(yù)充電·均衡化電路10變成關(guān)斷狀態(tài)，位線從電源電位VCC、接地電位VSS、位線電位VBL脫離。此外，此時(shí)XGL信號(hào)、閃速存儲(chǔ)信號(hào)FWG1、FWG2變成“L”電平，用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8分別變成關(guān)斷狀態(tài)。
而且，在進(jìn)行實(shí)際的閃速存儲(chǔ)動(dòng)作之前XGD信號(hào)變成VCC，電位轉(zhuǎn)換電路16的NMOS晶體管Q10變成導(dǎo)通狀態(tài)，輸出節(jié)點(diǎn)16a的電位變成VSS。再者，如選擇對(duì)應(yīng)以上述方式取入了行地址的字線，被選擇行的存儲(chǔ)器單元的數(shù)據(jù)在位線上被讀出。在該動(dòng)作的前后，閃速存儲(chǔ)信號(hào)FWG0、FWG1中的任一個(gè)變成“H”電平，用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8中的任一個(gè)變成導(dǎo)通狀態(tài)。
此時(shí)，在打算把數(shù)據(jù)“O”寫(xiě)入到與所選擇的字線WL連接的全部存儲(chǔ)器單元中時(shí)，為了把連接到位線對(duì)的一邊(例如BL0，BL1)的用于第1閃速存儲(chǔ)的晶體管Q7變成導(dǎo)通狀態(tài)，閃速存儲(chǔ)信號(hào)FWG1變成“H”電平。由于這個(gè)原因，即使假定事先已把數(shù)據(jù)“1”寫(xiě)入到上述存儲(chǔ)器單元中，如以上所述通過(guò)用于第1閃速存儲(chǔ)的晶體管Q7變成導(dǎo)通狀態(tài)，故把上述一邊的位線BL0、BL1放電至VSS電位，因此與另一邊的位線/BL0、/BL1相比確定是變成了低電位。
與此相反，在打算把數(shù)據(jù)“1”寫(xiě)入到與所選擇的字線WL連接的全部存儲(chǔ)器單元中時(shí)，為了把連接到位線的另一邊(例如/BL0，/BL1)的用于第2閃速存儲(chǔ)的晶體管Q8變成導(dǎo)通狀態(tài)，閃速存儲(chǔ)信號(hào)FWG2已變成“H”電平。由于這個(gè)原因，即使假定事先已把數(shù)據(jù)“O”寫(xiě)入到上述存儲(chǔ)器單元中，如以上所述由于用于第2閃速存儲(chǔ)的晶體管Q8變成導(dǎo)通狀態(tài)，故把上述另一邊的位線/BL0、/BL1放電至VSS電位，因此與一邊的位線BL0、BL1相比確實(shí)是變成了低電位。
而且，在位線對(duì)間產(chǎn)生了某種程度的電位差后，閃速存儲(chǔ)模式識(shí)別信號(hào)FW變成“L”電平，控制信號(hào)XGD變成VSS。電位轉(zhuǎn)換電路16的NMOS晶體管Q10變成關(guān)斷狀態(tài)。
在此之后，讀出放大器11、12動(dòng)作，把位線對(duì)間的電位差放大。此時(shí)，全部位線的電位向同一方向過(guò)渡，因此最終將同一數(shù)據(jù)寫(xiě)入到與所選擇的一條字線連接的全部存儲(chǔ)器單元中。
其次，如/RAS信號(hào)再次變成“H”電平的話，EQL信號(hào)和閃速存儲(chǔ)信號(hào)FWG1、FWG2分別回復(fù)到“H”電平，控制信號(hào)XGL恢復(fù)到VCC，預(yù)充電·均衡化電路10和用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8分別變成導(dǎo)通狀態(tài)，電位轉(zhuǎn)換電路16的NMOS晶體管Q9變成導(dǎo)通狀態(tài)，其輸出節(jié)點(diǎn)16a的電位變成VBL。由于這個(gè)原因，把P溝讀出放大器11一側(cè)的位線對(duì)通過(guò)預(yù)充電·均衡化電路10再次預(yù)充電·均衡化至位線電位VBL，把N溝讀出放大器12一側(cè)的位線對(duì)通過(guò)電位轉(zhuǎn)換電路16和用于第1閃速存儲(chǔ)的晶體管Q7、用于第2閃速存儲(chǔ)的晶體管Q8再次預(yù)充電至位線電位VBL。此時(shí)，控制信號(hào)T變成“H”電平，位線傳輸門(mén)Q1、Q2變成導(dǎo)通狀態(tài)，因此把N溝讀出放大器12一側(cè)的位線對(duì)和P溝讀出放大器11一側(cè)的位線對(duì)通過(guò)上述位線傳輸門(mén)Q1、Q2均衡化至同一電位VBL。
通過(guò)以上所述的閃速存儲(chǔ)模式時(shí)的動(dòng)作，能夠正常地進(jìn)行閃速存儲(chǔ)動(dòng)作以及在此之后的位線預(yù)充電·均衡化動(dòng)作。
即，若根據(jù)上述實(shí)施例的VRAM，用于閃速存儲(chǔ)的晶體管Q7、Q8不但進(jìn)行本來(lái)的閃速存儲(chǔ)動(dòng)作，而且還進(jìn)行位線均衡化的動(dòng)作，所以即使在電源電位低的范圍內(nèi)也可在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的和可靠的預(yù)充電，可正確地讀出來(lái)自存儲(chǔ)器單元的讀出數(shù)據(jù)并輸出該數(shù)據(jù)。
此外，由于沒(méi)有必要采用其目的是在電源電位低的范圍內(nèi)讓用于位線傳輸門(mén)的晶體管Q1、Q2在三極管區(qū)域內(nèi)動(dòng)作而將其柵極電位只在預(yù)定期間內(nèi)提高到VCC＋Vth以上的升壓電路，所以也就不產(chǎn)生由于例如輸出數(shù)據(jù)時(shí)產(chǎn)生的電源噪聲等引起的該升壓電路誤動(dòng)作的問(wèn)題。
此外，與以往的例子一樣，因存在于位線傳輸門(mén)Q1、Q2，讀出放大器的初期讀出工作時(shí)的視在位線容量變小，故不存在讀出放大器的初期讀出動(dòng)作時(shí)的安全系數(shù)降低的問(wèn)題。
此外，在上述實(shí)施例中附加的電位轉(zhuǎn)換電路16的二個(gè)NMOS晶體管Q9、Q10可設(shè)置在存儲(chǔ)器單元陳列的外部，故可不增加存儲(chǔ)器單元陣列內(nèi)的電路。并且上述電位轉(zhuǎn)換電路16的構(gòu)成比較簡(jiǎn)單，不易產(chǎn)生因噪聲等引起的誤動(dòng)作。
再者，在本申請(qǐng)書(shū)的權(quán)利要求范圍中一并記入的參照符號(hào)是為了容易理解本申請(qǐng)書(shū)的發(fā)明，并不是出于把本申請(qǐng)書(shū)的發(fā)明的技術(shù)范圍限定在圖面上示出的實(shí)施例的意圖而記入的。
如以上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在不增加存儲(chǔ)器單元陣列的電路的情況下，通過(guò)僅附加一個(gè)比較簡(jiǎn)單的、抗噪聲性能良好的電位轉(zhuǎn)換電路，即使在電源電位低的范圍內(nèi)也能在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分的和可靠的預(yù)充電，可正確地讀出來(lái)自存儲(chǔ)器單元處的讀出數(shù)據(jù)并輸出該數(shù)據(jù)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征是具備下述組成部分把動(dòng)態(tài)型存儲(chǔ)器單元(MC)配置成行列狀的存儲(chǔ)器單元陣列；連接到同一行存儲(chǔ)器單元的字線(WL)；分別連接到同一列存儲(chǔ)器單元的互補(bǔ)的位線對(duì)(BL0，/BL0)(BL1，/BL1)；連接到上述位線對(duì)一端的用于列選擇的傳輸門(mén)對(duì)(CS，CS)。連接到上述用于列選擇的傳輸門(mén)對(duì)的數(shù)據(jù)線對(duì)(DQR0，/DQR0)(DQR1，/DQR1)…(DQRi，/DQRi)；分別以串聯(lián)方式插入到上述位線對(duì)的各位線的、把上述位線對(duì)分割為上述存儲(chǔ)器單元一側(cè)的第1位線對(duì)和上述用于列選擇的傳輸門(mén)對(duì)一側(cè)的第2位線對(duì)的第1導(dǎo)電型位線傳輸門(mén)對(duì)(Q1，Q2)；連接到上述第1位線對(duì)的、在預(yù)充電·均衡化期間被控制為導(dǎo)通狀態(tài)的位線預(yù)充電·均衡化電路(10)；連接到上述位線對(duì)的、被驅(qū)動(dòng)預(yù)定期間內(nèi)的位線電位讀出放大器(11，12)；對(duì)應(yīng)于上述第2位線對(duì)的各位線連接其各一端的、用于閃速存儲(chǔ)的第1MOS晶體管(Q7)和第2MOS晶體管(Q8)；在上述預(yù)充電·均衡化期間內(nèi)根據(jù)在非閃速存儲(chǔ)模式時(shí)和閃速存儲(chǔ)模式時(shí)寫(xiě)入的數(shù)據(jù)對(duì)上述第1MOS晶體管和第2MOS晶體管進(jìn)行轉(zhuǎn)換控制的閃速存儲(chǔ)控制電路(15)；把其輸出節(jié)點(diǎn)連接到上述第1MOS晶體管和第2MOS晶體管的各另一端的、可把上述輸出節(jié)點(diǎn)的電位設(shè)定在用于位線初期電位設(shè)定的位線預(yù)充電電位或預(yù)定的基準(zhǔn)電位的電位轉(zhuǎn)換電路(16)；
2.權(quán)利要求1中所述的一種半導(dǎo)體存儲(chǔ)裝置，其特征在于上述閃速存儲(chǔ)控制電路在上述預(yù)充電·均衡化期間把上述第1MOS晶體管和第2MOS晶體管都控制在導(dǎo)通狀態(tài)，在非閃速存儲(chǔ)模式時(shí)把上述第1MOS晶體管和第2MOS晶體管都控制在關(guān)斷狀態(tài)，而在閃速存儲(chǔ)模式時(shí)在上述讀出放大器的驅(qū)動(dòng)前的預(yù)定期間內(nèi)把上述第1MOS晶體管和第2MOS晶體管中的一個(gè)控制在導(dǎo)通狀態(tài)。
3.權(quán)利要求1或2中所述的一種半導(dǎo)體存儲(chǔ)裝置，其特征在于上述電位轉(zhuǎn)換電路具備下述組成部分連接在提供上述位線預(yù)充電電位的節(jié)點(diǎn)與上述輸出節(jié)點(diǎn)之間的、把第1控制信號(hào)提供給柵極的第3MOS晶體管(Q9)；連接在提供上述預(yù)定基準(zhǔn)電位的節(jié)點(diǎn)與上述輸出節(jié)點(diǎn)之間的、把第2控制信號(hào)提供給柵極的第4MOS晶體管(Q10)；用于生成上述第1控制信號(hào)和第2控制信號(hào)的控制信號(hào)發(fā)生電路(17)。
4.權(quán)利要求3中所述的一種半導(dǎo)體存儲(chǔ)裝置，其特征在于上述控制信號(hào)發(fā)生電路在上述預(yù)充電·均衡化期間和非閃速存儲(chǔ)模式時(shí)把上述第3MOS晶體管控制在導(dǎo)通狀態(tài)、把上述第4MOS晶體管控制在關(guān)斷狀態(tài)，在閃速存儲(chǔ)模式時(shí)把上述第3MOS晶體管控制在關(guān)斷狀態(tài)、與此同時(shí)在驅(qū)動(dòng)上述讀出放大器之前把上述第4MOS晶體管在預(yù)定期間內(nèi)控制在導(dǎo)通狀態(tài)。
全文摘要
在具有閃速存儲(chǔ)功能的VRAM中，不增加單元陣列內(nèi)電路數(shù)僅增加較簡(jiǎn)單的、抗噪聲性能良好的電位轉(zhuǎn)換電路，使在電源電位低時(shí)也可在短時(shí)間內(nèi)對(duì)位線進(jìn)行充分可靠的預(yù)充電。其特征是通過(guò)位線傳輸門(mén)對(duì)Q1、Q2把存儲(chǔ)器單元陣列的位線對(duì)分割為第1位線對(duì)和第2位線對(duì)，對(duì)應(yīng)于第2位線對(duì)的各位線連接用于閃速存儲(chǔ)的第1和第2MOS晶體管的各端，通過(guò)電位轉(zhuǎn)換電路16將其各另一端的電位設(shè)定在位線預(yù)充電電位VBL或預(yù)定的基準(zhǔn)電位VSS。
文檔編號(hào)G11C11/409GK1153983SQ9511924
公開(kāi)日1997年7月9日 申請(qǐng)日期1995年11月14日 優(yōu)先權(quán)日1994年11月15日
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