專利名稱：具有高速緩沖存貯器功能的半導體存貯器件的制作方法
技術領域：
本發(fā)明一般涉及到半導體存貯器件，特別涉及具有高速緩沖存貯器功能的半導體存貯器，它能夠有規(guī)律地存貯連續(xù)的數(shù)字信號。
參看

圖1，它特別詳細地示出了諸如是一個動態(tài)隨機存取存貯器(此后稱之為DRAM)的傳統(tǒng)的具有讀和寫功能的半導體存貯器件。如該圖所示，所述傳統(tǒng)的半導體存貯器件包括一個用于在其中存貯輸入數(shù)據(jù)的存貯單元陣列100，和一個用于將存貯在所述存貯單元陣列100中的數(shù)據(jù)向外輸出的數(shù)據(jù)輸出緩沖器101。為此目的，所述的數(shù)據(jù)輸出緩沖器101包括兩個與非門G100和G102，兩個反相器G101和G103，一個上拉PMOS晶體管MP100和一個下拉NMOS晶體管MN100。
所述傳統(tǒng)的半導體存貯器體還包括一個用于將從所述數(shù)據(jù)輸出緩沖器101輸出的數(shù)據(jù)傳輸給所述存貯單元陣列100的數(shù)據(jù)輸入緩沖器102。為此目的，所述的數(shù)據(jù)輸入緩沖器102包括一個與非門G104和一個反相器G105。
下面將結合附圖1來描述具有上述結構的傳統(tǒng)半導體存貯器件的操作。
當一個讀信號被施加給所述存貯單元陣列100時，從其中讀出一個數(shù)字信號，然后，將該數(shù)字信號傳輸給節(jié)點N100。在節(jié)點N100處的數(shù)字信號被提供給所述數(shù)據(jù)輸出緩沖器101中的與非門G100和反相器G101。然后在數(shù)據(jù)輸出緩沖器101中，與非門G101響應讀使能信號oe將節(jié)點N100處的數(shù)字信號傳輸給節(jié)點N101。假設在節(jié)點N100處的數(shù)字信號是一個邏輯高電平且所述的讀使能信號oe也是一個邏輯高電平，那么在節(jié)點N101處的數(shù)據(jù)信號則為邏輯低電平。在節(jié)點N101處的低電平邏輯信號被提供給所述上拉PMOS晶體管MP100的柵極從而使其導通。當所述的上拉晶體管MP100導通時，它把從所述存貯單元陣列100中讀出的數(shù)據(jù)信號傳輸給節(jié)點N103。另一方面，所述反相器G101將節(jié)點N100處的數(shù)據(jù)信號反相，并將反相后的信號輸出給與非門G102。由于在節(jié)點N100處的數(shù)據(jù)信號是邏輯高電平且所述的讀使能信號oe也是邏輯高電平，所以，所述的與非門G102輸出一個高邏輯電平信號給反相器G103。結果，所述的反相器G103將向所述下拉NMOS晶體管MN100的柵極提供一個低電平邏輯信號，從而使其截止。
另一方面，節(jié)點N103處的數(shù)據(jù)信號被傳輸給輸出端dq。節(jié)點N103處的數(shù)據(jù)信號通過所述數(shù)據(jù)輸入緩沖器101內(nèi)的與非門G104和反相器G105也被傳輸給所述存貯單元陣列100。結果，在節(jié)點N103處的數(shù)據(jù)信號被存貯在所述存貯單元陣列100之中。
在這種方式下，所述電路元件相對于所述存貯單元陣列數(shù)據(jù)讀/寫操作的每一數(shù)據(jù)連續(xù)運作。在這方面，盡管所述的數(shù)據(jù)具有相同的值并具有一定規(guī)律，但是，它們必須被分別處理。其結果是在識別這些數(shù)據(jù)時就需要更多的時間。另外，當在所述寫操作之后對其進行存取時，故障數(shù)據(jù)也能夠被從所述存貯單元陣列中讀出來，進而必需驅動外部數(shù)據(jù)總線，從而導致運作時間的增加。
因此，本發(fā)明就是針對上述問題而作出的，本發(fā)明的目的就是要提供一種半導體器件，在這種半導體器件中，具有一定規(guī)律的數(shù)據(jù)模式在它們被提供給所述存貯單元陣列時被暫存在一個數(shù)據(jù)寄存器中，并且存貯在所述數(shù)據(jù)寄存器中的所述數(shù)據(jù)模式被直接向外輸出以便用于讀操作而不必操作所述的存貯單元陣列，由此以加強運作速度和數(shù)據(jù)的可靠性并減少功率損耗。
本發(fā)明的另一個目的就是要提供一種半導體存貯器件，在這種半導體存貯器件中，存貯在一個存貯單元陣列中的數(shù)據(jù)與存貯在一個數(shù)據(jù)寄存器中的數(shù)據(jù)相比較，以便于所述半導體存貯器件的測試模式操作。
根據(jù)本發(fā)明的另一個方面，提供了一種半導體存貯器件，包括一個用于在其中存貯輸入數(shù)據(jù)的存貯數(shù)據(jù)陣列、一個用于向外輸出存貯在所述存貯單元陣列中數(shù)據(jù)的數(shù)據(jù)輸出緩沖器，一個用于向外傳輸來自所述數(shù)據(jù)輸出緩沖器的輸出數(shù)據(jù)的輸出端，一個用于將所述數(shù)據(jù)輸出緩沖器的輸出數(shù)據(jù)傳輸給所述存貯單元陣列的數(shù)據(jù)輸入緩沖器，一個用于暫存從所述數(shù)據(jù)輸入緩沖器傳輸?shù)臄?shù)據(jù)的數(shù)據(jù)寄存裝置，和一個在所述存貯單元陣列、所述數(shù)據(jù)寄存裝置和數(shù)據(jù)輸出緩沖器之間連接的多路轉換裝置，用于在存貯于所述存貯單元陣列中的數(shù)據(jù)和存貯于所述數(shù)據(jù)寄存裝置中的數(shù)據(jù)中選擇一個并將以選擇的數(shù)據(jù)傳輸給所述數(shù)據(jù)輸出緩沖器。
根據(jù)本發(fā)明的另一方面，提供了一種半導體存貯器件，包括一個用于輸入數(shù)據(jù)的輸入端、一個用于存貯來自所述輸入端的輸入數(shù)據(jù)的存貯單元陣列、一個用于向外傳輸存貯于所述存貯單元陣列中數(shù)據(jù)的輸出端，一個用于暫存來自所述輸入端的輸入數(shù)據(jù)或來自所述存貯單元陣列的輸出數(shù)據(jù)的數(shù)據(jù)寄存裝置，一個用于在來自所述輸入端的輸入數(shù)據(jù)和來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)中選擇一個交將以選擇的數(shù)據(jù)傳輸給所述存貯單元陣列的第一多路轉換裝置，以及一個用于在來自所述輸入端的輸入數(shù)據(jù)和來自所述存貯單元陣列的輸出數(shù)據(jù)中選擇一個并將所選擇的數(shù)據(jù)提供給所述數(shù)據(jù)寄存裝置的第二多路轉換裝置。
通過下面結合附圖所作的詳細描述，將更能清楚地理解本發(fā)明上述以及其它目的，特性和優(yōu)點。其中圖1特別詳細地示出了傳統(tǒng)的具有讀/寫功能的半導體存貯器件的電路圖；圖2特別詳細地示出的依據(jù)本發(fā)明一個實施例的一個半導體存貯器件的電路圖；圖3特別詳細示出了依據(jù)本發(fā)明另一個實施例的一個半導體存貯器件的電路圖。
參看圖2，它特別詳細地示出了根據(jù)本發(fā)明一個實施例的一個半導體存貯器件的電路圖。為該圖所示，所述的半導體存貯器件包括一個用于在其中存貯輸入數(shù)據(jù)的存貯單元陣列10、一個用于向外部輸出存貯在所述存貯單元陣列10中的數(shù)據(jù)的數(shù)據(jù)輸出緩沖器11。為此目的，所述的數(shù)據(jù)輸出緩沖器11包括兩個與非門G1和G3，兩個反相器G2和G4，一個上拉PMOS晶體管MP1和一個下拉NMOS晶體管NM1。
所述的半導體存貯器件還包括一個用于把來自所述數(shù)據(jù)輸出緩沖器11的輸出數(shù)據(jù)傳輸給所述存貯單元陣列10的數(shù)據(jù)輸入緩沖器12。為此目的，所述的數(shù)據(jù)輸入緩沖器12包括一個與非門G5和一個反相器G16。
所述的半導體存貯器件還包括一個用于暫存來自所述數(shù)據(jù)輸入緩沖器12的輸出數(shù)據(jù)的數(shù)據(jù)寄存器21。為此目的，所述的數(shù)據(jù)寄存器21包括4個反相器G7-G10、一個PMOS晶體管MP2和一個NMOS晶體管NM2。
所述的半導體存貯器件還包括在所述存貯單元陣列10、所述的數(shù)據(jù)寄存器21和所述的數(shù)據(jù)輸出緩沖器11之間連接的一個多路轉換器22。所述的多路轉換器22用于在存貯于所述存貯單元陣列10內(nèi)的數(shù)據(jù)和存貯于所述數(shù)據(jù)寄存器21內(nèi)的數(shù)據(jù)中選擇一個并將所選擇的數(shù)據(jù)傳輸給所述數(shù)據(jù)輸出緩沖器11。為此目的，所述的多路轉換器22包括一個反相器G11，兩個PMOS晶體管MP3和MP4以及兩個MMOS晶體管MN3和MN4。
下面將結合圖2來詳細描述根據(jù)本發(fā)明所述實施例的具有上述結構的所述半導體存貯器件的操作。
首先，從所述的單元陣列10中讀出一個數(shù)據(jù)信號rd，然后將其提供給所述的多路轉換器22。在多路轉換器22中，當多路轉換器控制信號mux是一個邏輯高電平時，所述PMOS晶體管MP3被導通，當被導通時，所述PMOS晶體管MP3把所讀出的數(shù)據(jù)信號rd傳輸給節(jié)點N1。在所述節(jié)點N1處的數(shù)據(jù)信號被提供給所述數(shù)據(jù)輸出緩沖器11中的與非門G1和反相器G2。
然后，在所述的數(shù)據(jù)輸出緩沖器11中，所述與非門G1響應讀使能信號oe將在節(jié)點N1處的數(shù)據(jù)信號傳輸給節(jié)點N2。假定在所述節(jié)點N1處的數(shù)據(jù)信號處于邏輯高電平且所述讀使能信號oe也是邏輯高電平，那么在節(jié)點N2處的數(shù)據(jù)信號為邏輯低電平。另一方面，所述反相器G2使節(jié)點N1處的數(shù)據(jù)信號反相并輸出反相后的信號給與非門G3。由于在節(jié)點N1處的數(shù)據(jù)信號是邏輯高電平且所述的讀使能信號oe也是邏輯高電平，所以與非門G3輸出一個高電平邏輯信號給所述的反相器G4。結果使反相器G4提供一個低電平邏輯信號給下拉NMOS晶體管MN1的柵極，從而使其截止。在所述節(jié)點處的低電平邏輯信號提供給上拉PMOS晶體管MP1的柵極，從而使其導通。當所述的上拉PMOS晶體管MP1導通時，它將一個高電平邏輯信號傳輸給節(jié)點N4。
在節(jié)點N4處的高電平邏輯信號被傳輸給輸出端dq。在節(jié)點N4處的高電平邏輯信號還傳輸給所述數(shù)據(jù)輸入緩沖器11中的與非門G5。然后，在所述的數(shù)據(jù)輸入緩沖器11中，當所述的寫使能信號we處于高邏輯電平時，所述的與非門G5輸出一個低電平邏輯信號給反相器G6。結果，反相器G6輸出一個高電平邏輯信號給節(jié)點N5。
在所述數(shù)據(jù)寄存器21中，當所述的寫使能信號we處于高邏輯電平時，NMOS晶體管MN2導通。在導通時，所述的NMOS晶體管MN2把在節(jié)點N5處的高電平邏輯信號傳輸給節(jié)點N6。在所述節(jié)點N6處的高電平邏輯信號被反相器G7-G10延遲后傳輸給節(jié)點N8。在這種方式下，所述數(shù)據(jù)寄存器21被用作一個延時電路或緩沖器，用于暫存來自節(jié)點N5的數(shù)據(jù)信號。
在節(jié)點N8處的信號或是從數(shù)據(jù)寄存器21輸出的信號被傳輸給多路轉換器22。在所述多路轉換器22中，當所述的多路轉換控制信號mux處于低邏輯電平時，所述NMOS晶體管MN4導通。當導通時，所述NMOS晶體管MN4把所述節(jié)點N8處的信號或存貯在所述數(shù)據(jù)寄存器21中的數(shù)據(jù)信號傳輸給節(jié)點N1。在所述節(jié)點N1處的信號使PMOS晶體管MP1導通。結果通過所述輸出端dq向外輸出所讀出的數(shù)據(jù)信號。
參看圖3，它特別詳細地示出了根據(jù)本發(fā)明另一實施例的一個半導體存貯器件的電路圖。如圖所示，所述的半導體存貯器件包括一個在數(shù)據(jù)輸入端din和第一多路轉換器34之間連接的數(shù)據(jù)輸入緩沖器31。所述的數(shù)據(jù)輸入緩沖器31用于通過第一多路轉換器34將來自所述數(shù)據(jù)輸入端din的輸入數(shù)據(jù)傳輸給一個存貯單元陣列30和一個數(shù)據(jù)寄存器32。
所述的數(shù)據(jù)寄存器32包括連接在節(jié)點N13和節(jié)點N14之間的PMOS和NMOS晶體管MP8和MN8，以及用于將控制信號sig1反相并將反相后的控制信號提供給所述PMOS晶體管MP8柵極的反相器G17。所述PMOS和NMOS晶體管MP8和MN8響應所述的控制信號sig1而工作。所述的數(shù)據(jù)寄存器32還包括一個用于暫存來自所述輸入端din的輸入數(shù)據(jù)的存貯單元。為此目的，所述存貯單元被提供有在兩個節(jié)點N14和節(jié)點N15之間并聯(lián)連接的兩個反相器G18和G19。所述的數(shù)據(jù)寄存器32還包括一個連接在節(jié)點N15和節(jié)點N16之間連接的反相器G20。所述數(shù)據(jù)寄存器32的存貯單元存貯數(shù)據(jù)輸入緩沖器31的輸出數(shù)據(jù)或存貯單元陣列30的輸出數(shù)據(jù)，直到它輸入后讀數(shù)據(jù)為止。
所述的第一多路轉換器34用于從所述數(shù)據(jù)輸入緩沖器31的輸出數(shù)據(jù)和存貯在所述數(shù)據(jù)寄存器32中的數(shù)據(jù)選擇一個數(shù)據(jù)，并將所選擇的數(shù)據(jù)傳輸給所述的存貯單元陣列10。為此目的，所述的第一多路轉換器34包括在節(jié)點N9和節(jié)點N10之間連接的PMOS和NMOS晶體管MP5和MN5，以及一個用于將控制信號/sig2反相并將反相后的控制信號提供給所述PMOS晶體管MP5的柵極的反相器G14。所述的PMOS和NMOS晶體管MP5和MN5響應所述的控制信號/sig2而工作從而將來自所述數(shù)據(jù)輸入緩沖器31的輸出數(shù)據(jù)傳輸給所述的存貯單元陣列30。所述的第一多路轉換器34還包括在節(jié)點N10和節(jié)點N16之間連接的PMOS和NMOS晶體管MP9和MN9，以及用于將所述的控制信號sig2相反并將反相后的控制信號提供給所述PMOS晶本管MP9的柵極的反相器G21。所述的PMOS和NMOS晶體管MP9和MN9向應所述的控制信號sig2而工作，以將來自所述數(shù)據(jù)寄存器32的輸出信號傳輸給所述存貯單元陣列30。所述的控制信號/sig2和sig2彼此是互補的，從而必然使兩個晶體管MN5或MP5或MN9和MP9中的任一個導通。
所述的半導體存貯器件還包括一個用于在來自所述數(shù)據(jù)輸入端din的輸入數(shù)據(jù)和來自所述存貯單元陣列30的輸出數(shù)據(jù)中選擇一個并將所選擇的數(shù)據(jù)傳輸給所述數(shù)據(jù)寄存器32的第二多路轉換器35。為此目的，所述第二多路轉換器35包括在所述節(jié)點N9和節(jié)點N13之間連接的PMOS和NMOS晶體管MP6和MN6，以及一個用于使所述控制信號sig4反相并將反相反的控制信號提供給所述PMOS晶體管MP6的柵極的反相器G15。所述PMOS和NMOS晶體管MP6和MN6響應所述的控制信號sig4而工作，從而將所述數(shù)據(jù)輸入緩沖器31的輸出數(shù)據(jù)傳送給所述的數(shù)據(jù)寄存器32。所述的第二多路轉換器35還包括在所述節(jié)點N13和節(jié)點N17之間連接的PMOS和NMOS晶體管MP7和MN7。以及一個用于使控制信號/sig4反相并將反相后的控制信號提供給所述PMOS晶體管MP7的柵極的反相器G16。所述的PMOS和NMOS晶體管MP7和MN7響應所述控制信號/sig4而工作，從而將所述數(shù)據(jù)輸入緩站器31的輸出數(shù)據(jù)傳輸給一個比較器33。所述的控制信號sig4和/sig4彼此是互補的，從而必然使兩個晶體管MN6或MP6和MN7或MP7中的任一個導通。
所述的半導體存貯器件還包括一個用于將所述數(shù)據(jù)寄存器32的輸出數(shù)據(jù)與所述存貯單元陣列30的輸出數(shù)據(jù)進行比較的比較器33。為此目的，所述的比較器33包括一個用于輸入所述數(shù)據(jù)寄存器32的輸出數(shù)據(jù)以及所述存貯單元陣列30輸出數(shù)據(jù)的與非門G22、一個用于輸入所述數(shù)據(jù)寄存器32的輸出數(shù)據(jù)以及所述存貯單元陣列30輸出數(shù)據(jù)的或非門G23、一個在所述或非門23輸出端和節(jié)點N19之間連接的反相器G24、以及一個在連接到與非門G22的輸出端的節(jié)點N18和節(jié)點N20之間連接的與非門G25。當從所述數(shù)據(jù)寄存器32輸出的數(shù)據(jù)值與來自所述存貯單元陣列30的數(shù)據(jù)值相同時，所述比較器33輸出一個高電平邏輯信號。反之，在來自所述數(shù)據(jù)寄存器32的數(shù)據(jù)值不同于來自所述存貯單元陣列30的數(shù)據(jù)值時，比較器33輸出一個低電平邏輯信號。換言之，當來自所述數(shù)據(jù)寄存器32的輸出數(shù)據(jù)和來自所述存貯單元陣列30的輸出數(shù)據(jù)都是高邏輯電平或都是低邏輯電平時，比較器33就輸出一個高電平邏輯信號。在來自所述數(shù)據(jù)寄存器32和來自所述存貯單元陣列30的輸出數(shù)據(jù)中僅有一個是處于低邏輯電平的情況下，所述比較器33輸出一個低電平邏輯信號。
所述的半導體存貯器件還包括一個用于在所述存貯單元陣列30的輸出數(shù)據(jù)和所述比較器33的輸出數(shù)據(jù)中選擇一個數(shù)據(jù)并將所選擇的數(shù)據(jù)提供給所述數(shù)據(jù)輸出緩沖器37的第三多路轉換器36。為此目的，所述的第三多路轉換器36包括在所述節(jié)點N11和節(jié)點N12之間連接的PMOS和NMOS晶體管MP10和MN10，以用一個用于使所述控制信號Sig3反相并將反相后的控制信號提供給所述PMOS晶體管MP10的柵極的反相器G26。所述PMOS和NMOS晶體管MP10和MN10響應所述的控制信號sig3而工作，以將所述存貯單元陣列30的輸出信號傳輸給所述的數(shù)據(jù)輸出緩沖器37。所述的第三多路轉換器36還包括在節(jié)點N12和N20之間連接的PMOS和NMOS晶體管MP11和NP11，以及用于使控制信號/sig3反相并將反相后的控制信號提供給所述PMOS晶體管MP11的柵極的反相器G27。所述PMOS和NMOS晶體管MP11和MN11向應所述的控制信號/sig3而工作，從而將比較器33的輸出數(shù)據(jù)傳輸給所述的數(shù)據(jù)輸出緩沖器37。所述控制信號sig3和/sig3是互補的，從而必須使所述兩個晶體管MN10或MP10和MN11或MP11中的任一個導通。
所述的數(shù)據(jù)輸出緩沖器37將所述存貯單元陣列30的輸出數(shù)據(jù)或者是比較器33的輸出數(shù)據(jù)傳輸給一個數(shù)據(jù)輸出端dout。為此目的，所述的數(shù)據(jù)輸出緩沖器37包括一個連接在節(jié)點N12和所述數(shù)據(jù)輸出端dout之間的反相器G28。
因此，本發(fā)明的半導體存貯器件具有高速緩沖存貯器功能。換言之，在一般情況下，來自所述輸入端din的輸入數(shù)據(jù)通過數(shù)據(jù)輸入緩沖器31和第一多路轉換器34被存貯在所述存貯單元陣列30之中，并且，存貯在所述存貯單元陣列30中的數(shù)據(jù)通過第三多路轉換器36和數(shù)據(jù)輸出緩沖器37向外輸出。在所述輸入數(shù)據(jù)具有相同值或一致性的特殊情況下，所述第二多路轉換器35將提供給所述存貯單元陣列30的數(shù)據(jù)存貯在所述數(shù)據(jù)寄存器32中，并且所述的第一多路轉換器34重新將存貯在所述數(shù)據(jù)寄存器32中的數(shù)據(jù)提供給所述存貯單元陣列30，所述比較器33將所述數(shù)據(jù)寄存器32的輸出數(shù)據(jù)和所述存貯單元陣列30的輸出數(shù)據(jù)進行比較。若來自所述數(shù)據(jù)寄存器32的數(shù)據(jù)值與來自所述存貯單元陣列30的數(shù)據(jù)值相同，則比較器33輸出一個高電平邏輯信號。反之，在來自所述數(shù)據(jù)寄存器32的數(shù)據(jù)值不同于來自所述存貯單元陣列30的數(shù)據(jù)值的情況下，比較器33輸出一個低邏輯電平。
從上面的描述中可以很明顯地看出，本發(fā)明提供的一種具有高速緩沖存貯器功能的半導體存貯器件。在特定情況下，提供給所述存貯單元陣列的數(shù)據(jù)被暫存在所述數(shù)據(jù)寄存器中。存貯在所述數(shù)據(jù)寄存器中的數(shù)據(jù)被再次提供給所述的存貯單元而不用輸入額外的數(shù)據(jù)。例如，在一個快速頁模式下，當在寫操作之后執(zhí)行續(xù)操作時，不需要改變一個列地址就能輸出暫存于在所述數(shù)據(jù)寄存器中的數(shù)據(jù)。因此，所述的半導體存貯器件具有很高的數(shù)據(jù)輸出速度，并能避免故障數(shù)據(jù)的處理。另外，存貯在所述存貯單元陣列中的數(shù)據(jù)與存貯在所述數(shù)據(jù)寄存器中的數(shù)據(jù)進行比較，有助于諸如是DRAM的半導體存貯器件的測試模式操作。
雖然為了說明的目的對本發(fā)明的最佳實施例進行了描述，但本專業(yè)技術領域的技術人員都知道，在不脫離所附權利要求所披露的本發(fā)明的范圍和精神的前提下，各種修改、增加和替換都是可能的。
權利要求
1.一種半導體存貯器件，包括一個存貯單元陣列，用于在其中存貯輸入數(shù)據(jù)；一個數(shù)據(jù)輸出緩沖器，用于向外輸出存貯在所述數(shù)據(jù)輸出緩沖器中的數(shù)據(jù)；一個輸出端，用于向外傳輸所述數(shù)據(jù)輸出緩沖器的輸出數(shù)據(jù)；一個數(shù)據(jù)輸入緩沖器，用于將所述數(shù)據(jù)輸出緩沖器的輸出數(shù)據(jù)傳輸給所述的存貯單元陣列；一個數(shù)據(jù)寄存裝置，用于暫存從所述數(shù)據(jù)輸入緩沖器傳輸?shù)臄?shù)據(jù)；和一個在所述存貯單元陣列、所述數(shù)據(jù)寄存裝置和所述輸出緩沖器之間連接的多路轉換裝置，用于在存貯于所述存貯單元陣列中的數(shù)據(jù)和存貯于所述數(shù)據(jù)寄存裝置中的數(shù)據(jù)中選擇一個數(shù)據(jù)，并將所選擇的數(shù)據(jù)傳輸給所述的數(shù)據(jù)輸出緩沖器。
2.根據(jù)權利要求1的半導體存貯器件，其中所述的多路轉換裝置在一般情況下選擇存貯在所述存貯單元陣列中的數(shù)據(jù)，而在提供給所述存貯單元陣列的輸入數(shù)據(jù)具有一致性的特定情況下，選擇存貯在所述數(shù)據(jù)寄存裝置中的數(shù)據(jù)。
3.一種半導體存貯器件，包括一個輸入端，用于輸入數(shù)據(jù)；一個存貯單元陣列，用于存貯來自所述輸入端的輸入數(shù)據(jù)；一個輸出端，用于向外傳輸存貯在所述存貯單元陣列中的數(shù)據(jù)；一個數(shù)據(jù)寄存裝置，用于暫存來自所述輸入端的輸入數(shù)據(jù)或來自所述存貯單元陣列的輸出數(shù)據(jù)；第一多路轉換裝置，用于在來自所述輸入端的輸入數(shù)據(jù)和來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)中選擇一個數(shù)據(jù)，并將所選擇的數(shù)據(jù)提供給所述的存貯單元陣列；和第二多路轉換裝置，用于在來自所述輸入端的數(shù)據(jù)和來自所述存貯單元陣列輸出數(shù)據(jù)中選擇一個數(shù)據(jù)，并將所選擇的數(shù)據(jù)傳輸給所述的數(shù)據(jù)寄存裝置。
4.根據(jù)權利要求3的半導體存貯器件，還包括一個比較裝置，用于將來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)和來自所述存貯單元陣列的輸出數(shù)據(jù)進行比較；和一個第三多路轉換裝置，用于在來自所述存貯單元陣列的輸出數(shù)據(jù)和來自所述比較裝置的輸出數(shù)據(jù)中選擇一個數(shù)據(jù)，并將所選擇的數(shù)據(jù)提供給所述的輸出端。
5.根據(jù)權利要求4的半導體存貯器件，其中，當來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)與來自所述存貯單元陣列的輸出數(shù)據(jù)相同時，所述的比較裝置輸出一個高電平邏輯信號，而當來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)不同于來自所述存貯單元陣列的輸出數(shù)據(jù)時，則輸出低電平邏輯信號。
6.根據(jù)權利要求4的半導體存貯器件，還包括一個數(shù)據(jù)輸入緩沖器，用于將來自所述輸入端的輸入數(shù)據(jù)傳輸給所述第一多路轉換裝置；和一個數(shù)據(jù)輸出緩沖器，用于將來自所述第三多轉換裝置的輸出數(shù)據(jù)傳送給所述的輸出端。
7.根據(jù)權利要求3的半導體存貯器件，其中，在來自所述輸入端的所述輸入數(shù)據(jù)具有一致性的特定情況下，所述第一多路轉換裝置選擇來自所述數(shù)據(jù)寄存裝置的輸出數(shù)據(jù)。
全文摘要
一種半導體存貯器件，包括存貯單元陣列、數(shù)據(jù)輸出緩沖器、數(shù)據(jù)輸出端、數(shù)據(jù)輸入緩沖器、數(shù)據(jù)寄存器以及連在存貯單元陣列、數(shù)據(jù)寄存器和數(shù)據(jù)輸出緩沖器之間的多路轉換器。一般，多路轉換器選擇存貯在存貯單元陣列中的數(shù)據(jù)，并將所選擇的數(shù)據(jù)提供給數(shù)據(jù)輸出緩沖器。當所提供的數(shù)據(jù)具有相同值或一致性的情況下，多路轉換器選擇存貯在數(shù)據(jù)寄存器中的數(shù)據(jù)，并將所選擇的數(shù)據(jù)提供給數(shù)據(jù)輸出緩沖器。
文檔編號G11C7/00GK1132395SQ9511919
公開日1996年10月2日 申請日期1995年10月25日 優(yōu)先權日1994年10月25日
發(fā)明者李在真, 安承漢 申請人:現(xiàn)代電子產(chǎn)業(yè)株式會社