半導體器件、邏輯電路和CPU本發(fā)明申請是本發(fā)明申請人于2012年6月11日進入中國國家階段的、申請?zhí)枮?01080057883.X、發(fā)明名稱為“非易失性鎖存電路和邏輯電路以及使用它們的半導體器件”的發(fā)明申請的分案申請。技術領域本文所公開的本發(fā)明涉及其中存儲數據的邏輯狀態(tài)甚至在切斷電力之后也沒有被擦除的非易失性邏輯電路以及使用非易失性邏輯電路的半導體器件。具體來說，本文所公開的本發(fā)明涉及非易失性鎖存電路以及使用非易失性鎖存電路的半導體器件。

背景技術：
已經提出一種集成了非易失性邏輯的集成電路，其中甚至當切斷電力時也不會擦除數據的“非易失性”的特征被應用于邏輯電路。例如，已經提出使用鐵電元件作為非易失性邏輯的非易失性鎖存電路（參見專利文獻1）。[參考文獻][專利文獻][專利文獻1]PCT國際公開No.2003/044953。

技術實現要素：
但是，使用鐵電元件的非易失性鎖存電路在重寫次數的可靠性和電壓的降低方面有問題。另外，鐵電元件通過施加到元件的電場來極化，并且通過剩余極化強度來存儲數據。但是，當剩余極化強度較小時，下列問題可能出現：電荷量的變化的影響變大，并且需要高精度讀取電路。鑒于上述問題，本發(fā)明的一實施例的目的是提供一種新的非易失性鎖存電路以及使用非易失性鎖存電路的半導體器件。根據本發(fā)明的一個實施例的非易失性鎖存電路包括：鎖存部分，具有循環(huán)結構，其中第一元件的輸出電連接到第二元件的輸入，并且第二元件的輸出電連接到第一元件的輸入；以及數據保存部分，用于保存鎖存部分的數據。在數據保存部分中，使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管用作開關元件。另外，數據保存部分包括電容器，該電容器電連接到晶體管的源電極或漏電極。借助于晶體管，鎖存部分中保存的數據能夠寫入數據保存部分的電容器中。此外，借助于晶體管，能夠保存寫入數據保存部分的電容器中的數據。此外，借助于晶體管，數據保存部分的電容器中保存的數據能夠讀取到鎖存部分。換言之，根據本發(fā)明的一個實施例的非易失性鎖存電路包括鎖存部分以及用于保存鎖存部分的數據的數據保存部分。數據保存部分包括晶體管和電容器。晶體管的溝道形成區(qū)包括氧化物半導體層。晶體管的源電極和漏電極其中之一電連接到電容器的電極之一，而晶體管的源電極和漏電極中的另一個電連接到鎖存部分。在上述非易失性鎖存電路中，鎖存部分包括第一元件和第二元件，并且具有一種循環(huán)結構，其中第一元件的輸出電連接到第二元件的輸入，而第二元件的輸出電連接到第一元件的輸入。另外，第一元件的輸入電連接到提供有輸入信號的布線，并且第一元件的輸出電連接到提供有輸出信號的布線。例如，反相器能夠用于第一元件和第二元件的每個。備選地，例如，NAND能夠用于第一元件，而拍頻反相器（clockedinverter）能夠用于第二元件。在上述非易失性鎖存電路中，晶體管的源電極和漏電極中的另一個電連接到鎖存部分的第一元件的輸入，并且晶體管的源電極和漏電極中的另一個電連接到提供有輸入信號的布線。在上述非易失性鎖存電路中，晶體管具有將鎖存部分中保存的數據寫入數據保存部分的電容器中的功能。另外，晶體管具有保存寫入數據保存部分的電容器中的數據的功能。此外，晶體管具有將數據保存部分的電容器中保存的數據讀取到鎖存部分的功能。根據本發(fā)明的另一個實施例的非易失性鎖存電路包括鎖存部分以及用于保存鎖存部分的數據的數據保存部分。數據保存部分包括第一晶體管、第二晶體管、第一電容器和第二電容器。第一晶體管和第二晶體管的溝道形成區(qū)各包括氧化物半導體層。第一晶體管的源電極和漏電極其中之一電連接到第一電容器的電極之一，而第一晶體管的源電極和漏電極中的另一個電連接到鎖存部分。第二晶體管的源電極和漏電極其中之一電連接到第二電容器的電極之一，而第二晶體管的源電極和漏電極中的另一個電連接到鎖存部分。在上述非易失性鎖存電路中，鎖存部分包括第一元件和第二元件，并且具有一種循環(huán)結構，其中第一元件的輸出電連接到第二元件的輸入，而第二元件的輸出電連接到第一元件的輸入。另外，第一元件的輸入電連接到提供有輸入信號的布線，并且第一元件的輸出電連接到提供有輸出信號的布線。例如，反相器能夠用于第一元件和第二元件的每個。備選地，例如，NAND能夠用于第一元件，而拍頻反相器能夠用于第二元件。在上述非易失性鎖存電路中，第一晶體管的源電極和漏電極中的另一個電連接到鎖存部分的第一元件的輸入，并且第一晶體管的源電極和漏電極中的另一個電連接到提供有輸入信號的布線。第二晶體管的源電極和漏電極中的另一個電連接到鎖存部分的第一元件的輸出，并且第二晶體管的源電極和漏電極中的另一個電連接到提供有輸出信號的布線。在上述非易失性鎖存電路中，第一和第二晶體管各具有將鎖存部分中保存的數據寫入數據保存部分的第一和第二電容器中的功能。另外，第一和第二晶體管各具有保存寫入數據保存部分的第一和第二電容器中的數據的功能。此外，第一和第二晶體管各具有將數據保存部分的第一和第二電容器中保存的數據讀取到鎖存部分的功能。在上述非易失性鎖存電路中，利用這樣的晶體管，其包括采用氧化物半導體材料來形成的氧化物半導體層以用于溝道形成區(qū)，甚至在例如溝道寬度W為1×104μm和溝道長度L為3μm的元件的情況下也能得到如下特性：斷態(tài)電流在室溫下小于或等于1×10-13A，并且亞閾值擺動（S值）大約為0.1V/dec.（柵極絕緣膜為100nm厚）。另外，上述晶體管具有常斷晶體管的特性（其閾值電壓在n溝道晶體管的情況下為正）。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄露電流要小許多。例如，在溝道寬度W為1×104μm的晶體管中，室溫下溝道寬度的每一微米的泄漏電流低于或等于10aA（在本說明書中，以下將其描述為“每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm”）。因此，通過包括用于溝道形成區(qū)的氧化物半導體層的、用作開關元件的晶體管，在數據存儲部分的電容器中積聚的電荷甚至在停止向鎖存電路提供電源電壓之后也能夠保持為沒有任何變化地被存儲。換言之，寫入數據保存部分中的數據能夠保持為沒有任何變化地被保存。例如，能夠使刷新時間和保持與包括將硅用于溝道形成區(qū)的晶體管的DRAM相比要長許多，并且能夠實現與非易失性存儲器基本上相同水平的存儲器保持特性（數據保存性質）。另外，當再次開始向鎖存電路提供電源電壓之后，數據保存部分中保存的數據能夠采用晶體管來讀取到鎖存部分。因此，邏輯狀態(tài)能夠恢復到停止提供電源電壓之前的邏輯狀態(tài)。此外，在溫度特性方面，甚至在高溫下，斷態(tài)電流也能夠充分低，而通態(tài)電流能夠充分高。例如，作為包括用于溝道形成區(qū)的氧化物半導體層的晶體管的VG-ID特性，在-25℃至150℃的范圍中以斷態(tài)電流、通態(tài)電流、遷移率和S值的較低溫度相關性來得到數據。此外，得到表明在上述溫度范圍之內的斷態(tài)電流極低至1×10-13A或更小的數據。原因之一在于，通過充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度的、i型或實質i型氧化物半導體用作氧化物半導體。注意，在本說明書中，具有小于1×1011/cm3的載流子密度的氧化物半導體稱作“本征或i型氧化物半導體”，而具有大于或等于1×1011/cm3但小于1×1012/cm3的載流子密度的氧化物半導體稱作“實質本征氧化物半導體”。這樣，本發(fā)明的一實施例提供一種非易失性鎖存電路，該非易失性鎖存電路具有寬工作溫度范圍，甚至在高溫下也穩(wěn)定地操作，并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)。在上述非易失性鎖存電路中，各種邏輯電路能夠通過使用非易失性鎖存電路來提供。另外，能夠提供使用邏輯電路的各種半導體器件。例如，在邏輯電路的多個塊電路（blockcircuit）之中，能夠停止向未使用的塊電路的一個或多個提供電源電壓。借助于非易失性鎖存電路，塊電路的邏輯狀態(tài)甚至在停止向塊電路提供電源電壓之后也能夠保持為被存儲。此外，被存儲的邏輯狀態(tài)能夠在再次開始向塊電路提供電源電壓之后來讀取。因此，邏輯狀態(tài)能夠恢復到停止提供電源電壓之前的邏輯狀態(tài)。在所述非易失性鎖存電路中，作為氧化物半導體層，能夠使用任意下列氧化物半導體：作為四成分金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；作為三成分金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體；作為二成分金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體；或者作為一成分金屬氧化物的In-O基氧化物半導體、Sn-O基氧化物半導體或Zn-O基氧化物半導體。另外，上述氧化物半導體可包含SiO2。注意，在本說明書中，例如，In-Sn-Ga-Zn-O基氧化物半導體表示至少包含In、Sn、Ga和Zn的氧化物半導體，其中各金屬元素的組成比不受限制。另外，其中可包含除了In、Sn、Ga和Zn之外的金屬元素。作為氧化物半導體層，能夠使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在這里，M表示從Ga、Al、Mn和Co中選取的金屬元素的一種或多種。例如，M能夠是Ga、Ga和Al、Ga和Mn、Ga和Co等。在上述非易失性鎖存電路中，氧化物半導體層中的氫濃度能夠設置為小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于1×1016/cm3。此外，氧化物半導體層中的載流子濃度能夠設置為小于1×1014/cm3，優(yōu)選地小于1×1012/cm3，更優(yōu)選地小于1×1011/cm3。使用這種i型氧化物半導體或者實質i型氧化物半導體的晶體管的斷態(tài)電流能夠設置為小于或等于1×10-17A、優(yōu)選地為1×10-18A。在上述非易失性鎖存電路中，使用氧化物半導體的晶體管可以是底柵類型、頂柵類型、底接觸類型或者頂接觸類型。底柵晶體管至少包括絕緣表面之上的柵電極，柵電極之上的柵極絕緣膜，以及在柵電極之上隔著柵極絕緣膜的、將要作為溝道形成區(qū)的氧化物半導體層。頂柵晶體管至少包括絕緣表面之上將要作為溝道形成區(qū)的氧化物半導體層、氧化物半導體層之上的柵極絕緣膜以及氧化物半導體層之上隔著柵極絕緣膜的柵電極。底接觸晶體管包括源電極和漏電極之上將要作為溝道形成區(qū)的氧化物半導體層。頂接觸晶體管包括將要作為溝道形成區(qū)的氧化物半導體層之上的源電極和漏電極。注意，本說明書中的諸如“之上”或“之下”之類的術語不一定表示組件放置于“直接在”另一個組件“之上”或“之下”。例如，“柵極絕緣層之上的柵電極”的表達并不排除有組件放置在柵極絕緣層與柵電極之間的情況。此外，諸如“之上”和“之下”之類的術語僅為了便于描述而使用，并且能夠包括組件的關系是相反的情況，除非另加說明。在本說明書中，術語“電極”或“布線”并不限制組件的功能。例如，“電極”能夠用作“布線”的一部分，而“布線”能夠用作“電極”的一部分。另外，例如，術語“電極”或“布線”還能夠表示多個“電極”和“布線”的組合。注意，在采用不同極性的晶體管的情況下或者在電流的方向在電路操作中發(fā)生變化的情況下，“源極”和“漏極”的功能可交換。因此，在本說明書中，術語“源極”和“漏極”能夠相互替換。注意，在本說明書中，術語“電連接”包括組件通過具有任何電功能的物體來連接的情況。只要電信號能夠在通過該物體連接的組件之間傳送和接收，對于具有任何電功能的物體沒有具體限制。具有任何電功能的物體的示例是諸如晶體管的開關元件、電阻器、電感器、電容器和具有各種功能的元件，以及電極和布線。注意，一般來說，術語“SOI襯底”表示在其絕緣表面之上具有硅半導體層的襯底。在本說明書中，術語“SOI襯底”還表示在其絕緣表面之上具有使用除了硅之外的材料的半導體層的襯底。也就是說，“SOI襯底”中包含的半導體層并不局限于硅半導體層?！癝OI襯底”中的襯底并不局限于諸如硅晶圓之類的半導體襯底，而能夠是諸如玻璃襯底、石英襯底、藍寶石襯底或金屬襯底之類的非半導體襯底。也就是說，“SOI襯底”還包括其上使用半導體材料來形成層的導電襯底和絕緣襯底。此外，在本說明書中，術語“半導體襯底”不僅表示僅使用半導體材料所形成的襯底，而且還表示包括半導體材料的所有襯底。也就是說，在本說明書中，“SOI襯底”也包含在“半導體襯底”的類別中。根據本發(fā)明的一實施例，借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，數據存儲部分的電容器中積聚的電荷能夠保持為作為沒有任何變化的數據而保存；因此，與將剩余極化強度用作數據的情況相比，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，在使用非易失性鎖存電路的邏輯電路中，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。附圖說明圖1示出非易失性鎖存電路的配置的示例；圖2A和圖2B示出非易失性鎖存電路的一部分的配置的示例；圖3A和圖3B是示出非易失性鎖存電路的元件的示例的截面圖；圖4A至圖4H示出非易失性鎖存電路的元件的制造方法的示例；圖5A至圖5G示出非易失性鎖存電路的元件的制造方法的示例；圖6A至圖6D示出非易失性鎖存電路的元件的制造方法的示例；圖7是使用氧化物半導體的晶體管的截面圖；圖8是沿圖7的A-A’截面的能帶圖（示意圖）；圖9A示出其中正電壓（VG>0）施加到柵極（GE1）的狀態(tài)，以及圖9B示出其中負電壓（VG<0）施加到柵極（GE1）的狀態(tài)；圖10示出真空能級與金屬的功函數（φM）之間以及真空能級與氧化物半導體的電子親和力（χ）之間的關系；圖11示出硅（Si）中的熱載流子注入所需的能量；圖12示出In-Ga-Zn-O基氧化物半導體（IGZO）中的熱載流子注入所需的能量；圖13示出碳化硅（4H-SiC）中的熱載流子注入所需的能量；圖14示出關于短溝道效應的裝置模擬的結果；圖15示出關于短溝道效應的裝置模擬的結果；圖16示出非易失性鎖存電路的元件的截面的示例；圖17A至圖17E示出非易失性鎖存電路的元件的制造方法的示例；圖18A至圖18D示出非易失性鎖存電路的元件的制造方法的示例；圖19A示出非易失性鎖存電路的配置的示例，以及圖19B示出非易失性鎖存電路的操作的示例；圖20A和圖20B各示出非易失性鎖存電路的操作的示例；圖21示出非易失性鎖存電路的配置的示例；圖22示出非易失性鎖存電路的配置的示例；圖23示出非易失性鎖存電路的配置的示例；圖24A和圖24B各示出非易失性鎖存電路的操作的示例；圖25示出非易失性鎖存電路的操作的示例；圖26示出非易失性鎖存電路的配置；圖27A至圖27E示出非易失性鎖存電路的元件的制造方法的示例；圖28A至圖28E示出非易失性鎖存電路的元件的制造方法的示例；圖29A至圖29F各示出包括使用非易失性鎖存電路的半導體器件的電子裝置的示例。具體實施方式下面參照附圖來描述本發(fā)明的實施例。但是，本發(fā)明并不局限于以下描述。本領域的技術人員易于理解，除了背離本發(fā)明的范圍和精神以外，模式和細節(jié)能夠通過各種方式來改變。因此，本發(fā)明不應當被理解為局限于以下實施例中的描述。在參照附圖來描述本發(fā)明的結構中，在不同附圖中使用表示相同組件的參考標號。注意，為了簡潔起見，在一些情況下，實施例的附圖等等中所示的各結構的大小、層的厚度和區(qū)域經過放大。因此，本發(fā)明的實施例并不局限于這樣的比例。注意，本說明書中使用具有諸如“第一”、“第二”和“第三”之類的序數的術語，以便標識組件，而這些術語并不以數字方式來限制組件。[實施例1]在這個實施例中，將參照圖1、圖2A和圖2B、圖3A和圖3B、圖4A至圖4H、圖5A至圖5G、圖6A至圖6D、圖7、圖8、圖9A和圖9B、圖10、圖11、圖12、圖13、圖14和圖15來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的配置和操作，以及非易失性鎖存電路的元件的結構、制造方法等。<非易失性鎖存電路的配置和操作>圖1示出包括鎖存部分411和用于保存鎖存部分的數據的數據保存部分401的非易失性鎖存電路400的配置。圖1中的非易失性鎖存電路400包括具有循環(huán)結構的鎖存部分411以及用于保存鎖存部分的數據的數據保存部分401。在具有循環(huán)結構的鎖存部分411中，第一元件（D1）412的輸出電連接到第二元件（D2）413的輸入，而第二元件（D2）413的輸出電連接到第一元件（D1）412的輸入。第一元件（D1）412的輸入電連接到提供有鎖存電路的輸入信號的布線414。第一元件（D1）412的輸出電連接到提供有鎖存電路的輸出信號的布線415。當存在第一元件（D1）412的多個輸入時，輸入之一能夠電連接到提供有鎖存電路的輸入信號的布線414。當存在第二元件（D2）413的多個輸入時，輸入之一能夠電連接到第一元件（D1）412的輸出。作為第一元件（D1）412，能夠使用其中輸入信號經過反相并且所產生信號用作輸出的元件。例如，作為第一元件（D1）412，能夠使用反相器、NAND、NOR、拍頻反相器等。作為第二元件（D2）413，能夠使用其中輸入信號經過反相并且所產生信號用作輸出的元件。例如，作為第二元件（D2）413，能夠使用反相器、NAND、NOR、拍頻反相器等。在數據保存部分401中，使用晶體管402作為開關元件，該晶體管402使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料。另外，數據保存部分401包括電容器404，該電容器404電連接到晶體管402的源電極或漏電極。換言之，電容器404的電極之一電連接到晶體管402的源電極和漏電極其中之一。晶體管402的源電極和漏電極中的另一個電連接到第一元件的輸入或者提供有鎖存電路的輸入信號的布線。電容器404的另一個電極提供有電位Vc。作為數據保存部分401，圖2A和圖2B所示的配置能夠用來代替圖1所示的配置。在圖2A的數據保存部分401中，晶體管402包括第一柵電極和第二柵電極。用于形成溝道形成區(qū)的氧化物半導體層設置在第一柵電極與第二柵電極之間。第一柵電極電連接到提供有控制信號的布線。第二柵電極電連接到提供有預定電位的布線。例如，第二柵電極電連接到提供有負電位或地電位（GND）的布線。另外，在圖2A的數據保存部分401中，電容器404的電極之一電連接到晶體管402的源電極和漏電極其中之一。晶體管402的源電極和漏電極中的另一個電連接到第一元件的輸入或者提供有鎖存電路的輸入信號的布線。電容器404的另一個電極提供有電位Vc。通過使用圖2A的數據保存部分401的非易失性鎖存電路，除了圖1的非易失性鎖存電路的有利效果之外，還能夠得到促進晶體管402的電特性（例如閾值電壓）的調整的有利效果。例如，當晶體管402的第二柵電極提供有負電位時，晶體管402能夠易于常斷。在圖2B的數據保存部分401中，晶體管402包括第一柵電極和第二柵電極。用于形成溝道形成區(qū)的氧化物半導體層設置在第一柵電極與第二柵電極之間。第二柵電極電連接到第一柵電極。另外，在圖2B的數據保存部分401中，電容器404的電極之一電連接到晶體管402的源電極和漏電極其中之一。晶體管402的源電極和漏電極中的另一個電連接到第一元件的輸入或者提供有鎖存電路的輸入信號的布線。電容器404的另一個電極提供有電位Vc。通過使用圖2B的數據保存部分401的非易失性鎖存電路，除了圖1的非易失性鎖存電路的有利效果之外，還能夠得到增加晶體管402中的電流量的有利效果。在具有圖1以及圖2A和圖2B所示配置的非易失性鎖存電路中，能夠執(zhí)行數據的如下寫入、保存和讀取。注意，雖然下面將參照圖1的配置來進行描述，但是上述操作能夠在其它配置的情況下類似地執(zhí)行。使用氧化物半導體的晶體管402具有將鎖存部分411中保存的數據寫入數據保存部分401的電容器404中的功能。另外，晶體管402具有保存寫入數據保存部分401的電容器404中的數據的功能。此外，晶體管402具有將數據保存部分401的電容器404中保存的數據讀取到鎖存部分411的功能。將描述鎖存部分411中保存的數據到數據保存部分401中的寫入操作、數據的保存操作、數據從數據保存部分401到鎖存部分411的讀取操作以及數據保存部分401的數據的重寫操作。首先，通過為晶體管402的柵電極提供使晶體管402導通的電位來使晶體管402導通。因此，電容器404的電極之一提供有鎖存部分中保存的數據，即，鎖存部分中保存的、第一元件（D1）412的輸入的電位。因此，與鎖存部分中保存的、第一元件（D1）412的輸入的電位對應的電荷在電容器404的電極之一中積聚（這個操作對應于寫入）。此后，根據將晶體管402的柵電極的電位設置為使晶體管402截止的電位的方式來使晶體管402截止。因此，保存（保持）電容器404的電極之一中積聚的電荷。另外，在使第一元件（D1）412的輸入的電位進入浮態(tài)（floatingstate）之后，通過為晶體管402的柵電極提供使晶體管402導通的電位來使晶體管402導通。因此，電荷被分配到電容器404的電極之一以及第一元件（D1）412的輸入。因此，第一元件（D1）412的輸入提供有對應于電容器404的電極之一中積聚的電荷的電位。然后，數據保存在鎖存部分。因此，能夠讀?。ㄗx出）數據。數據的重寫能夠根據與數據的寫入和保存相似的方式來執(zhí)行。作為晶體管402中包含的氧化物半導體層，能夠使用任意下列氧化物半導體：作為四成分金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；作為三成分金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體；作為二成分金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體；或者作為一成分金屬氧化物的In-O基氧化物半導體、Sn-O基氧化物半導體或Zn-O基氧化物半導體。另外，上述氧化物半導體可包含SiO2。作為氧化物半導體層，能夠使用包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在這里，M表示從Ga、Al、Mn和Co中選擇的金屬元素的一種或多種。例如，M能夠是Ga、Ga和Al、Ga和Mn、Ga和Co等。氧化物半導體層優(yōu)選地是通過充分去除諸如氫之類的雜質并且提供氧來高度純化的氧化物半導體層。具體來說，通過SIMS（二次離子質譜法）來測量的氧化物半導體層中的氫濃度能夠設置為小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于1×1016/cm3。此外，氧化物半導體層中的載流子濃度能夠設置為小于1×1014/cm3，優(yōu)選地小于1×1012/cm3，更優(yōu)選地小于1×1011/cm3。在通過充分降低氫濃度并且提供氧來高度純化的氧化物半導體層中，與一般的硅晶圓（添加了諸如磷或硼之類的少量雜質元素的硅晶圓）中的載流子濃度（大約為1×1014/cm3）相比，載流子濃度充分低（例如小于1×1012/cm3，優(yōu)選地小于1×1011/cm3）。這樣，通過使用經由充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度的、i型或實質i型氧化物半導體，能夠得到具有極有利的斷態(tài)電流特性的晶體管402。例如，甚至在溝道寬度W為1×104μm和溝道長度L為3μm的元件的情況下，當施加到漏電極的漏極電壓VD為+1V或+10V并且施加到柵電極的柵極電壓VG的范圍是從-5V至-20V時，斷態(tài)電流在室溫下小于或等于1×10-13A。此外，上述晶體管具有常斷晶體管的特性。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄露電流要小許多。例如，每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm。此外，在溫度特性方面，能夠得到一種晶體管，其中甚至在高溫下，斷態(tài)電流也能夠充分低，而通態(tài)電流能夠充分高。例如，作為晶體管402的VG-ID特性，以通態(tài)電流、遷移率和S值的較低溫度相關性在-25℃至150℃的范圍之內得到數據。此外，得到表明在上述溫度范圍之內的斷態(tài)電流極低至1×10-13A或更?。ㄐ∮诨虻扔跍y量極限）的數據。原因之一在于，通過充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度的、i型或實質i型氧化物半導體用作氧化物半導體。這樣，通過使用采用i型或實質i型氧化物半導體的晶體管402作為開關元件，該i型或實質i型氧化物半導體通過充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度，數據保存部分401的電容器404中積聚的電荷甚至在停止向鎖存電路400提供電源電壓之后也能夠保持為被保存極長時間。換言之，寫入數據保存部分401中的數據能夠保持為被保存極長時間。例如，在晶體管402中，能夠使刷新時間和保持與包括將硅用于溝道形成區(qū)的晶體管的DRAM的相比要長許多，并且能夠實現與非易失性存儲器基本上相同水平的存儲器保持特性（數據保存性質）。另外，通過讀取數據保存部分401中保存的數據，邏輯狀態(tài)能夠恢復到停止提供電源電壓之前的邏輯狀態(tài)。這樣，通過使用采用i型或實質i型氧化物半導體的晶體管402作為開關元件，該i型或實質i型氧化物半導體通過充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度，能夠實現一種新的非易失性鎖存電路，該非易失性鎖存電路具有寬工作溫度范圍，并且甚至在高溫下也穩(wěn)定操作，并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)。<非易失性鎖存電路的元件的結構>在非易失性鎖存電路400的元件之中，除了氧化物半導體之外的材料能夠用作用于除了使用氧化物半導體的晶體管402之外的元件的半導體材料。作為除了氧化物半導體之外的材料，能夠使用單晶硅、晶體硅等。例如，除了晶體管402之外的元件能夠設置在包含半導體材料的襯底之上。作為包含半導體材料的襯底，能夠使用硅晶圓、SOI（絕緣體上硅）襯底、絕緣表面之上的硅膜等。借助于除了氧化物半導體之外的材料，能夠實現高速操作。例如，鎖存部分的第一元件（D1）412和第二元件（D2）413能夠采用晶體管來形成，該晶體管使用除了氧化物半導體之外的材料。圖3A和圖3B示出非易失性鎖存電路的元件的結構的示例。圖3A中，使用除了氧化物半導體之外的材料的晶體管160設置在下部，而使用氧化物半導體的晶體管402設置在上部。使用除了氧化物半導體之外的材料的晶體管160能夠用作鎖存部分的第一元件（D1）412和第二元件（D2）413中包含的晶體管。非易失性鎖存電路的其它元件也能夠具有與晶體管160相似或可比較的結構。能夠使用晶體管402或晶體管160中包含的導電膜、半導體膜、絕緣膜等來形成非易失性鎖存電路的諸如電容器404之類的元件。注意，晶體管160和晶體管402在這里是n溝道晶體管；備選地，可使用p溝道晶體管。易于使用p溝道晶體管作為晶體管160。圖3B示出其中晶體管402與下部的電極（或布線）之間的連接關系與圖3A中不同的示例。以下主要描述圖3A中的結構。晶體管160包括：溝道形成區(qū)116，設置在包含半導體材料的襯底100中；隔著溝道形成區(qū)116所形成的雜質區(qū)114和高濃度區(qū)120（雜質區(qū)114和高濃度區(qū)120的組合能夠簡單地稱作雜質區(qū)）；溝道形成區(qū)116之上的柵極絕緣層108a；電連接到雜質區(qū)114的源電極或漏電極130a；以及電連接到雜質區(qū)114的源電極或漏電極130b（參見圖3A）。在這里，側壁絕緣層118在柵電極110a的側面形成。此外，從平面看到，高濃度區(qū)120在沒有與側壁絕緣層118重疊的、襯底100的區(qū)域中形成，并且金屬化合物區(qū)124與高濃度區(qū)120相接觸。此外，元件隔離絕緣層106在襯底100之上形成以使得包圍晶體管160，并且層間絕緣層126和層間絕緣層128形成為覆蓋晶體管160。源電極或漏電極130a和源電極或漏電極130b通過層間絕緣層126和層間絕緣層128中形成的開口電連接到金屬化合物區(qū)124。換言之，源電極或漏電極130a和源電極或漏電極130b通過金屬化合物區(qū)124電連接到高濃度區(qū)120和雜質區(qū)114。晶體管402包括：層間絕緣層128之上的柵電極136d；柵電極136d之上的柵極絕緣層138；柵極絕緣層138之上的氧化物半導體層140；以及氧化物半導體層140之上并且電連接到氧化物半導體層140的源電極或漏電極142a和源電極或漏電極142b（參見圖3A）。保護絕緣層144在晶體管402之上形成，以使得與氧化物半導體層140的一部分相接觸。層間絕緣層146在保護絕緣層144之上形成。在這里，保護絕緣層144和層間絕緣層146設置有達到源電極或漏電極142a和源電極或漏電極142b的開口。電極150d和電極150e通過開口與源電極或漏電極142a和源電極或漏電極142b相接觸。與形成電極150d和電極150e同時，形成電極150a、電極150b和電極150c，這些電極通過柵極絕緣層138、保護絕緣層144和層間絕緣層146中的開口分別與電極136a、電極136b和電極136c相接觸。注意，雖然底柵晶體管的示例示出為晶體管402，但是本發(fā)明并不局限于此。也可采用頂柵晶體管。在這里，氧化物半導體層140優(yōu)選地是通過充分去除諸如氫之類的雜質并且提供氧來高度純化的氧化物半導體層。具體來說，通過SIMS（二次離子質譜法）來測量的氧化物半導體層140中的氫濃度能夠設置為小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于1×1016/cm3。注意，在通過充分降低氫濃度并且提供氧來高度純化的氧化物半導體層140中，與一般的硅晶圓（添加了諸如磷或硼之類的少量雜質元素的硅晶圓）中的載流子濃度（大約為1×1014/cm3）相比，載流子濃度充分低（例如小于1×1012/cm3，優(yōu)選地小于1×1011/cm3）。這樣，通過使用i型或實質i型氧化物半導體，能夠得到具有極有利的斷態(tài)電流特性的晶體管402。例如，當漏極電壓VD為+1V或+10V并且柵極電壓VG的范圍是從-5V至-20V時，斷態(tài)電流在室溫下小于或等于1×10-13A。此外，上述晶體管具有常斷晶體管的特性。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄漏電流要小許多。例如，每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm。此外，在溫度特性方面，能夠得到一種晶體管，其中甚至在高溫下，斷態(tài)電流也能夠充分低，而通態(tài)電流能夠充分高。例如，作為晶體管402的VG-ID特性，以通態(tài)電流、遷移率和S值的較低溫度相關性在-25℃至150℃的范圍之內得到數據。此外，得到表明在上述溫度范圍之內的斷態(tài)電流極低至1×10-13A或更小的數據。原因之一在于，通過充分降低氫濃度以便高度純化而得到并且具有極低載流子濃度的i型或實質i型氧化物半導體用作氧化物半導體。當使用通過充分降低氫濃度來高度純化的氧化物半導體層140并且降低晶體管402的斷態(tài)電流時，能夠實現具有新結構的半導體器件。絕緣層152在層間絕緣層146之上形成。電極154a、電極154b、電極154c和電極154d形成為使得嵌入絕緣層152中。在這里，電極154a與電極150a相接觸，電極154b與電極150b相接觸，電極154c與電極150c和電極150d相接觸，以及電極154d與電極150e相接觸。也就是說，晶體管402的源電極或漏電極142a通過電極130c、電極136c、電極150c、電極154c和電極150d電連接到另一個元件（例如使用除了氧化物半導體之外的材料的晶體管）（參見圖3A）。另外，晶體管402的源電極或漏電極142b通過電極150e和電極154d電連接到另一個元件。注意，連接電極（諸如電極130c、電極136c、電極150c、電極154c和電極150d）的結構并不局限于上述結構，而適當的添加、省略等是可能的。圖3B示出晶體管402的源電極或漏電極142a的連接關系與圖3A中不同的情況。具體來說，源電極或漏電極142a通過電極130c、電極136c、電極150c、電極154c和電極150d電連接到電極110b。在這里，電極110b根據與柵電極110a相似的方式來形成。電極110b可以是晶體管的組件，或者可以是布線的一部分等。注意，連接電極（例如電極130c、電極136c、電極150c、電極154c和電極150d）的結構并不局限于上述結構，而適當的添加、省略等是可能的。雖然以上給出典型連接關系的兩個示例，但是本文所公開的本發(fā)明的一實施例并不局限于這些示例。例如，圖3A所示的結構和圖3B所示的結構可以相結合。此外，晶體管160的柵電極110a以及晶體管402的源電極或漏電極142a可以相互電連接。<非易失性鎖存電路的元件的制造方法>接下來將描述非易失性鎖存電路的元件的制造方法的示例。首先，下面將參照圖4A至圖4H來描述晶體管160的制造方法，并且然后將參照圖5A至圖5G以及圖6A至圖6D來描述晶體管402的制造方法。通過下面所述的制造方法，能夠制造非易失性鎖存電路的元件。注意，圖4A至圖4H僅示出與圖3A的A1-A2對應的截面。另外，圖5A至圖5G以及圖6A至圖6D示出與圖3A的A1-A2和B1-B2對應的截面。<下部的晶體管的制造方法>首先，制備包含半導體材料的襯底100（參見圖4A）。硅、碳化硅等的單晶半導體襯底或多晶半導體襯底，硅鍺等的化合物半導體襯底，SOI襯底等能夠用作包含半導體材料的襯底100。在這里，描述單晶硅襯底用作包含半導體材料的襯底100的情況的示例。注意，一般來說，術語“SOI襯底”表示在其絕緣表面之上具有硅半導體層的襯底。在本說明書中，術語“SOI襯底”還表示在其絕緣表面之上具有使用除了硅之外的材料的半導體層的襯底。也就是說，“SOI襯底”中包含的半導體層并不局限于硅半導體層。SOI襯底的示例包括在其諸如玻璃襯底的絕緣襯底之上具有半導體層的襯底。用作用于形成元件隔離絕緣層的掩模的保護層102在襯底100之上形成（參見圖4A）。例如，氧化硅、氮化硅、氮氧化硅等的絕緣層能夠用作保護層102。注意，在這個步驟之前和之后，能夠將賦予n型導電性的雜質元素或者賦予p型導電性的雜質元素加入襯底100，以便控制晶體管的閾值電壓。作為賦予n型導電性的雜質，當襯底100中包含的半導體材料是硅時，例如能夠使用磷、砷等。作為賦予p型導電性的雜質，例如能夠使用硼、鋁、鎵等。隨后，通過將上述保護層102用作掩模，沒有覆蓋有保護層102的區(qū)域中的襯底100的一部分（暴露區(qū)域）通過蝕刻被去除。因此，形成隔離半導體區(qū)104（參見圖4B）。作為蝕刻，優(yōu)選地執(zhí)行干法蝕刻，但是能夠執(zhí)行濕法蝕刻。蝕刻氣體和蝕刻劑能夠根據待蝕刻層的材料適當地選擇。隨后，絕緣層形成為覆蓋半導體區(qū)104，并且有選擇地去除與半導體區(qū)104重疊的絕緣層的區(qū)域，使得形成元件隔離絕緣層106（參見圖4B）。使用氧化硅、氮化硅、氮氧化硅等來形成絕緣層。用于去除絕緣層的方法包括蝕刻、諸如CMP之類的拋光等，并且其中的任一種是可適用的。注意，在形成半導體區(qū)104之后或者在形成元件隔離絕緣層106之后，去除保護層102。隨后，絕緣層在半導體區(qū)104之上形成，并且包含導電材料的層在絕緣層之上形成。由于絕緣層在以后用作柵極絕緣層，所以絕緣層優(yōu)選地具有單層結構或者疊層結構，該單層結構或者疊層結構使用包含采用CVD方法、濺射方法等形成的氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁、氧化鉭等的膜。備選地，絕緣層能夠通過經由高密度等離子體處理或熱氧化處理對半導體區(qū)104的表面進行氧化或氮化來形成。例如，能夠使用諸如He、Ar、Kr或Xe之類的稀有氣體與諸如氧、氧化氮、氨、氮或氫之類的氣體的混合氣體來執(zhí)行高密度等離子體處理。對于絕緣層的厚度沒有具體限制；例如，絕緣層能夠在1nm至100nm（包括兩端）的范圍之內形成。包含導電材料的層能夠使用諸如鋁、銅、鈦、鉭或鎢之類的金屬材料來形成。備選地，包含導電材料的層可使用半導體材料來形成，該半導體材料諸如包含賦予導電性的雜質元素的多晶硅。對于包含導電材料的層的膜形成方法沒有具體限制；能夠采用諸如蒸發(fā)方法、CVD方法、濺射方法和旋涂方法之類的各種膜形成方法。注意，在這個實施例中，描述包含導電材料的層使用金屬材料來形成的情況的示例。此后，有選擇地蝕刻絕緣層和包含導電材料的層，使得形成柵極絕緣層108a和柵電極110a（參見圖4C）。隨后，形成覆蓋柵電極110a的絕緣層112（參見圖4C）。然后，通過向半導體區(qū)104添加磷（P）、砷（As）等來形成具有淺結深度的雜質區(qū)114（參見圖4C）。注意，在這里添加磷或砷，以便形成n溝道晶體管；但是，在形成p溝道晶體管的情況下，可添加諸如硼（B）或鋁（Al）之類的雜質元素。通過形成雜質區(qū)114，溝道形成區(qū)116在半導體區(qū)104中在柵極絕緣層108a之下形成（參見圖4C）。在這里，所添加的雜質的濃度能夠適當地設置；當半導體元件的尺寸極大地減小時，優(yōu)選地增加濃度。在這里采用其中在形成絕緣層112之后形成雜質區(qū)114的步驟；備選地，絕緣層112可在形成雜質區(qū)114之后形成。隨后，形成側壁絕緣層118（參見圖4D）。作為側壁絕緣層118，在將絕緣層形成為覆蓋絕緣層112并且然后經過高度各向異性蝕刻時，側壁絕緣層118能夠根據自對齊方式來形成。這時，優(yōu)選部分蝕刻絕緣層112，使得暴露柵電極110a的頂面和雜質區(qū)114的頂面。然后，絕緣層形成為覆蓋柵電極110a、雜質區(qū)114、側壁絕緣層118等。隨后，將磷（P）、砷（As）等加入其中絕緣層與雜質區(qū)114相接觸的區(qū)域，使得形成高濃度雜質區(qū)120。此后，去除絕緣層，并且金屬層122形成為覆蓋柵電極110a、側壁絕緣層118、高濃度雜質區(qū)120等（參見圖4E）。能夠采用諸如真空蒸發(fā)方法、濺射方法或旋涂方法之類的各種膜形成方法。金屬層122優(yōu)選地使用金屬材料來形成，該金屬材料與半導體區(qū)104中包含的半導體材料起反應以成為低電阻金屬化合物。這種金屬材料的示例是鈦、鉭、鎢、鎳、鈷和鉑。隨后，執(zhí)行熱處理，使得金屬層122與半導體材料起反應。這樣，形成與高濃度雜質區(qū)120相接觸的金屬化合物區(qū)124（參見圖4F）。注意，當柵電極110a使用多晶硅等等來形成時，金屬化合物區(qū)也在與金屬層122相接觸的柵電極110a的區(qū)域中形成。作為熱處理，例如能夠采用利用閃光燈的照射。雖然不用說可使用另一種熱處理方法，但是優(yōu)選地使用能夠用以實現極短時間的熱處理的方法，以便改進形成金屬化合物中的化學反應的可控性。注意，金屬化合物區(qū)通過金屬材料和半導體材料的反應來形成，并且具有充分高的導電性。金屬化合物區(qū)的形成能夠適當地降低電阻，并且改進元件特性。注意，金屬層122在形成金屬化合物區(qū)124之后被去除。然后，層間絕緣層126和層間絕緣層128形成為覆蓋上述步驟中形成的組件（參見圖4G）。層間絕緣層126和層間絕緣層128能夠使用包括諸如氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。此外，層間絕緣層126和層間絕緣層128還能夠使用諸如聚酰亞胺或丙烯酸之類的有機絕緣材料來形成。注意，在這里采用層間絕緣層126和層間絕緣層128的二層結構；但是，層間絕緣層的結構并不局限于這種結構。在形成層間絕緣層128之后，優(yōu)選地采用CMP、蝕刻等來對層間絕緣層128的表面進行平面化。然后，到達金屬化合物區(qū)124的開口在層間絕緣層中形成，并且源電極或漏電極130a和源電極或漏電極130b在開口中形成（參見圖4H）。源電極或漏電極130a和源電極或漏電極130b能夠根據如下方式來形成：例如使得采用PVD方法、CVD方法等等在包括開口的區(qū)域中形成導電層，并且然后通過蝕刻、CMP等去除導電層的一部分。注意，在源電極或漏電極130a和源電極或漏電極130b通過去除導電層的一部分來形成的情況下，優(yōu)選地執(zhí)行該過程，使得對表面進行平面化。例如，當鈦薄膜或氮化鈦薄膜在包括開口的區(qū)域中形成并且然后鎢膜形成為嵌入開口中時，去除過剩鎢、鈦、氮化鈦等，并且能夠通過后續(xù)CMP來改進表面的平面性。當包括源電極或漏電極130a和源電極或漏電極130b的表面根據這種方式來平面化時，電極、布線、絕緣層、半導體層等能夠在后來的步驟中有利地形成。對用于源電極或漏電極130a和源電極或漏電極130b的材料沒有具體限制，而是能夠使用各種導電材料。例如，能夠使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的導電材料。另外，雖然在這里僅示出與金屬化合物區(qū)124相接觸的源電極或漏電極130a和源電極或漏電極130b，但是圖3A和圖3B中的電極130c等也能夠在這個步驟共同形成。具體來說，例如，有可能采用一種方法，其中鈦薄膜采用PVD方法在包括開口的區(qū)域中形成并且氮化鈦薄膜采用CVD方法來形成，并且然后鎢膜形成為嵌入開口中。在這里，采用PVD方法所形成的鈦膜具有還原可能在金屬化合物區(qū)的表面上形成的氧化膜以降低與金屬化合物區(qū)的接觸電阻的的功能。在形成鈦膜之后所形成的氮化鈦膜具有防止導電材料擴散的阻擋功能?？稍谛纬赦?、氮化鈦等的阻擋膜之后采用電鍍方法來形成銅膜。注意，不僅所謂的單鑲嵌方法而且雙鑲嵌方法均能夠被采用。通過上述步驟，形成使用包含半導體材料的襯底100的晶體管160。注意，電極、布線、絕緣層等可在上述步驟之后進一步形成。當布線具有包括層間絕緣層和導電層的疊層結構的多層結構時，能夠提供高度集成半導體器件。<上部的晶體管的制造方法>接下來，將參照圖5A至圖5G以及圖6A至圖6D來描述用于在層間絕緣層128之上制造晶體管402的步驟。注意，圖5A至圖5G以及圖6A至圖6D示出用于在層間絕緣層128之上制造電極、晶體管402等的步驟；因此，省略了設置在晶體管402之下的晶體管160等。首先，絕緣層132在層間絕緣層128、源電極或漏電極130a、源電極或漏電極130b和電極130c之上形成（參見圖5A）。隨后，到達源電極或漏電極130a、源電極或漏電極130b和電極130c的開口在絕緣層132中形成。然后，導電層134形成為嵌入開口中（參見圖5B）。此后，導電層134的一部分通過蝕刻、CMP等被去除，使得暴露絕緣層132，并且形成電極136a、電極136b、電極136c和柵電極136d（參見圖5C）。能夠采用PVD方法、CVD方法等來形成絕緣層132。絕緣層132能夠使用包括諸如氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。開口能夠在絕緣層132中采用諸如使用掩模的蝕刻之類的方法來形成。掩模能夠采用諸如使用光掩模的曝光之類的方法來形成。濕法蝕刻或干法蝕刻可用作蝕刻；在微制造方面優(yōu)選地使用干法蝕刻。導電層134能夠采用諸如PVD方法或CVD方法之類的膜形成方法來形成。例如，導電層134能夠使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的導電材料或者任意這些材料的合金或化合物（例如氮化物）來形成（參見圖5B）。更具體來說，例如，有可能采用一種方法，其中鈦薄膜采用PVD方法在包括開口的區(qū)域中形成，并且氮化鈦薄膜采用CVD方法來形成，并且然后鎢膜形成為嵌入開口中。在這里，采用PVD方法所形成的鈦膜具有還原可能在下電極（在這里為源電極或漏電極130a、源電極或漏電極130b、電極130c等）的表面上形成的氧化膜以降低與下電極的接觸電阻的功能。在形成鈦膜之后所形成的氮化鈦膜具有防止導電材料擴散的阻擋功能?？稍谛纬赦?、氮化鈦等的阻擋膜之后采用電鍍方法來形成銅膜。注意，不僅所謂的單鑲嵌方法而且雙鑲嵌方法均可被采用。在形成導電層134之后，導電層134的一部分通過蝕刻、CMP等被去除，使得暴露絕緣層132，并且能夠形成電極136a、電極136b、電極136c和柵電極136d（參見圖5C）。注意，當電極136a、電極130b、電極136c和柵電極136d通過去除導電層134的一部分來形成時，優(yōu)選地執(zhí)行該過程，使得對表面進行平面化。當絕緣層132、電極136a、電極136b、電極136c和柵電極136d的表面根據這種方式平面化時，電極、布線、絕緣層、半導體層等能夠在后來的步驟中有利地形成。隨后，柵極絕緣層138形成為覆蓋絕緣層132、電極136a、電極136b、電極136c和柵電極136d（參見圖5D）。能夠采用CVD方法、濺射方法等來形成柵極絕緣層138。優(yōu)選地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化鋁、氧化鉿、氧化鉭等來形成柵極絕緣層138。注意，柵極絕緣層138可具有單層結構或疊層結構。例如，柵極絕緣層138能夠采用將硅烷（SiH4）、氧和氮用作源氣體的等離子體CVD方法、使用氧氮化硅來形成。對于柵極絕緣層138的厚度沒有具體限制；例如，柵極絕緣層138能夠具有10nm至500nm（包括兩端）的厚度。在采用疊層結構的情況下，例如，柵極絕緣層138優(yōu)選地是厚度為50nm至200nm（包括兩端）的第一柵極絕緣層以及第一柵極絕緣層之上的厚度為5nm至300nm（包括兩端）的第二柵極絕緣層的疊層。如果氫、水等包含在柵極絕緣層138中，則氫可進入氧化物半導體層或者從氧化物半導體層提取氧，由此可能使晶體管的特性降級。因此，優(yōu)選的是形成柵極絕緣層138，以使得包含盡可能少的氫或水。在采用濺射方法等的情況下，例如，優(yōu)選的是，柵極絕緣層138在去除了處理室的水分的狀態(tài)中形成。為了去除處理室中的水分，優(yōu)選地使用諸如低溫泵、離子泵或鈦升華泵之類的捕集真空泵。備選地，可使用提供有冷阱的渦輪泵。由于從采用低溫泵等所排空的處理室中充分去除氫、水等，所以能夠降低柵極絕緣層138中包含的雜質的濃度。當形成柵極絕緣層138時，優(yōu)選的是使用其中將諸如氫或水之類的雜質降低到少數ppm或更小的濃度（優(yōu)選地為少數ppb或更?。┑母呒兌葰怏w。注意，通過去除雜質來得到的i型或實質i型氧化物半導體（高度純化氧化物半導體）對界面電平和界面電荷相當敏感；因此，當這種氧化物半導體用于氧化物半導體層時，與柵極絕緣層的界面是重要的。換言之，將要與高度純化的氧化物半導體層相接觸的柵極絕緣層138需要具有高質量。例如，柵極絕緣層138優(yōu)選地采用使用微波（頻率為2.45GHz）的高密度等離子體CVD方法來形成，因為柵極絕緣層138能夠是致密的并且具有高耐壓和高質量。當高度純化的氧化物半導體層和高質量柵極絕緣層相互緊密接觸時，界面電平能夠降低，并且能夠得到有利的界面特性。不用說，甚至當使用高度純化氧化物半導體層時，也能夠采用諸如濺射方法或等離子體CVD方法之類的另一種方法，只要高質量絕緣層能夠作為柵極絕緣層138來形成。此外，有可能使用這樣的絕緣層，其膜質量以及與氧化物半導體層的界面特性采用在形成柵極絕緣層138之后所執(zhí)行的熱處理得到改進。在任何情況下，形成絕緣層作為柵極絕緣層138，該絕緣層具有作為柵極絕緣層138的有利的膜質量并且能夠降低與氧化物半導體層的界面電平（interfacelevel）密度以形成有利的界面。隨后，氧化物半導體層在柵極絕緣層138之上形成，并且采用諸如使用掩模的蝕刻之類的方法來處理，使得形成島狀氧化物半導體層140（參見圖5E）。作為氧化物半導體層，能夠使用任意下列氧化物半導體：作為四成分金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；作為三成分金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體；作為二成分金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體；或者作為一成分金屬氧化物的In-O基氧化物半導體、Sn-O基氧化物半導體或Zn-O基氧化物半導體。另外，上述氧化物半導體可包含SiO2。作為氧化物半導體層，能夠使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在這里，M表示從Ga、Al、Mn和Co中選擇的金屬元素的一種或多種。例如，M能夠是Ga、Ga和Al、Ga和Mn、Ga和Co等。在這個實施例中，作為氧化物半導體層，采用濺射方法、使用In-Ga-Zn-O基金屬氧化物靶來形成非晶氧化物半導體層。注意，由于非晶氧化物半導體層的結晶能夠通過向非晶氧化物半導體層添加硅來抑制，所以氧化物半導體層可例如使用包含2wt%至10wt%（包括兩端）的SiO2的靶來形成。作為用于采用濺射方法來形成氧化物半導體層的金屬氧化物靶，例如，能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:1[摩爾比]的金屬氧化物靶。此外，也能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:2[摩爾比]的金屬氧化物靶或者組成比為In2O3:Ga2O3:ZnO=1:1:4[摩爾比]的金屬氧化物靶。金屬氧化物靶的填充率為90%至100%（包括兩端），優(yōu)選地大于或等于95%（例如99.9%）。致密氧化物半導體層通過使用具有高填充率的金屬氧化物靶來形成。其中形成氧化物半導體層的氣氛優(yōu)選地為稀有氣體（通常為氬）氣氛、氧氣氛或者包含稀有氣體（通常為氬）和氧的混合氣氛。具體來說，優(yōu)選的是使用例如從其中將諸如氫、水、羥基或氫化物之類的雜質去除到少數ppm或更?。▋?yōu)選地為少數ppb或更?。┑臐舛鹊母呒兌葰怏w氣氛。在形成氧化物半導體層時，將襯底保持在控制為降低的壓力下的處理室中，并且將襯底加熱到100℃至600℃（包括兩端）、優(yōu)選地為200℃至400℃（包括兩端）的溫度。在加熱襯底的同時來形成氧化物半導體層，使得氧化物半導體層中包含的雜質濃度能夠降低。此外，半導體層因濺射引起的損壞能夠降低。然后，將去除了氫和水的濺射氣體引入處理室中，同時去除處理室中的水分，由此使用金屬氧化物作為靶來形成氧化物半導體層。優(yōu)選地使用捕集真空泵，以便去除處理室中的水分。例如，能夠使用低溫泵、離子泵或鈦升華泵。排空單元可以是提供有冷阱的渦輪泵。在采用低溫泵排空的膜形成室中，去除氫原子、諸如水（H2O）之類的包含氫原子的化合物（以及更優(yōu)選地還有包含碳原子的化合物）等，由此能夠降低膜形成室中形成的氧化物半導體層中包含的雜質濃度。氧化物半導體層能夠在例如下列條件下形成：襯底與靶之間的距離為100mm；壓力為0.6Pa；直流（DC）電源為0.5kW；以及氣氛為氧（氧流量的比例為100%）。注意，優(yōu)選的是使用脈沖直流（DC）電源，因為能夠降低灰塵，并且能夠使厚度分布降低。氧化物半導體層的厚度為2nm至200nm（包括兩端），優(yōu)選地為5nm至30nm（包括兩端）。注意，氧化物半導體層的適當厚度根據待使用的氧化物半導體材料而有所不同；因此，厚度可根據待使用材料來確定。注意，在氧化物半導體層采用濺射方法來形成之前，優(yōu)選地執(zhí)行反向濺射，其中通過引入氬氣體來生成等離子體，使得去除柵極絕緣層138的表面上的灰塵。在這里，反向濺射是一種方法，其中離子與待處理表面碰撞，使得表面經過修正，與離子與濺射靶碰撞的標準濺射相反。用于使離子與待處理表面碰撞的方法的示例是一種方法，其中高頻電壓在氬氣氛下施加到待處理表面，使得等離子體在襯底附近生成。注意，氮、氦、氧等的氣氛可用來代替氬氣氛。作為用于氧化物半導體層的蝕刻方法，可采用干法蝕刻或濕法蝕刻。不用說，干法蝕刻和濕法蝕刻能夠結合使用。蝕刻條件（例如蝕刻氣體或蝕刻劑、蝕刻時間和溫度）根據材料來適當設置，使得氧化物半導體層能夠蝕刻為預期形狀。用于干法蝕刻的蝕刻氣體的示例是包含氯的氣體（氯基氣體，諸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或者四氯化碳（CCl4））等。此外，可使用包含氟的氣體（氟基氣體，諸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）或者三氟甲烷（CHF3））、溴化氫（HBr）、氧（O2）、添加了諸如氦（He）或氬（Ar）之類的稀有氣體的任意這些氣體等。作為干法蝕刻方法，能夠使用平行板RIE（反應離子蝕刻）方法或ICP（電感耦合等離子體）蝕刻方法。為了將氧化物半導體層蝕刻為預期形狀，適當地設置蝕刻條件（例如施加到線圈電極的電功率量、施加到襯底側的電極的電功率量和襯底側的電極溫度）。作為用于濕法蝕刻的蝕刻劑，能夠使用磷酸、醋酸和硝酸的混合溶液、氨過氧化氫混合物（氨、水和過氧化氫溶液的混合物）等。還可使用諸如ITO07N（由KANTOCHEMICALCO.,INC.生產）之類的蝕刻劑。然后，優(yōu)選地對氧化物半導體層執(zhí)行第一熱處理。氧化物半導體層能夠通過第一熱處理來脫水或脫氫。第一熱處理的溫度為300℃至800℃（包括兩端），優(yōu)選地為400℃至700℃（包括兩端），更優(yōu)選地為450℃至700℃（包括兩端），以及進一步優(yōu)選地為550℃至700℃（包括兩端）。在以350℃或更高的溫度執(zhí)行第一熱處理時，能夠對氧化物半導體層進行脫水或脫氫，使得氧化物半導體層中的氫濃度能夠降低。另外，在以450℃或更高的溫度來執(zhí)行第一熱處理時，氧化物半導體層中的氫濃度能夠進一步降低。此外，在以550℃或更高的溫度來執(zhí)行第一熱處理時，氧化物半導體層中的氫濃度能夠更進一步降低。例如，將襯底引入其中使用電阻加熱元件等的電爐中，并且氧化物半導體層140以450℃在氮氣氛下經過1小時熱處理。氧化物半導體層140在熱處理期間沒有暴露于空氣，使得能夠防止水或氫的進入。熱處理設備并不局限于電爐，而能夠是用于通過來自諸如加熱氣體之類的介質的熱傳導或熱輻射來加熱待處理對象的設備。例如，可使用諸如氣體快速熱退火（GRTA）設備或燈快速熱退火（LRTA）設備之類的快速熱退火（RTA）設備。LRTA設備是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈之類的燈所發(fā)射的光（電磁波）的輻射來加熱待處理對象的設備。GRTA設備是用于使用高溫氣體來執(zhí)行熱處理的設備。作為氣體，使用不會通過熱處理與待處理對象發(fā)生反應的惰性氣體，例如氮或者諸如氬之類的稀有氣體。例如，作為第一熱處理，GRTA過程可按如下所述來執(zhí)行。將襯底放進已經加熱到650℃至700℃的高溫的惰性氣體氣氛，加熱數分鐘，并且從惰性氣體氣氛中取出。GRTA過程能夠進行短時間的高溫熱處理。此外，甚至當溫度超過襯底的應變點時，也能夠采用GRTA過程，因為它是短時間的熱處理。例如，在使用包括具有相對較低耐熱性的襯底（諸如玻璃襯底）的SOI襯底的情況下，在高于溫度上限（應變點）的溫度下的襯底收縮成為問題，但在執(zhí)行短時間熱處理的情況下不成問題。注意，作為其中執(zhí)行第一熱處理的惰性氣體氣氛，優(yōu)選的是采用這樣的氣氛，其包含氮或稀有氣體（例如氦、氖或氬）作為其主要成分但沒有包含水、氫等。例如，引入熱處理設備中的氮或者諸如氦、氖或氬之類的稀有氣體的純度大于或等于6N（99.9999%）、優(yōu)選地大于或等于7N（99.99999%）（即，雜質濃度小于或等于1ppm，優(yōu)選地小于或等于0.1ppm）。注意，惰性氣體氣氛在該過程期間可改變成包含氧的氣氛。例如，在電爐用于第一熱處理的情況下，當熱處理溫度下降時，氣氛會改變。例如，熱處理能夠在諸如稀有氣體（例如氦、氖或氬）或氮之類的惰性氣體的氣氛下（以恒定溫度）執(zhí)行，并且當熱處理溫度下降時，氣氛能夠切換到包含氧的氣氛。作為包含氧的氣氛，能夠使用氧氣或者氧氣和氮氣的混合氣體。又在采用包含氧的氣氛的情況下，優(yōu)選的是，氣氛沒有包含水、氫等。備選地，所使用的氧氣或氮的純度優(yōu)選地大于或等于6N（99.9999%），更優(yōu)選地大于或等于7N（99.99999%）（即，雜質濃度小于或等于1ppm，優(yōu)選地小于或等于0.1ppm）。這是因為缺氧所引起的缺陷能夠通過在包含氧的氣氛下執(zhí)行第一熱處理來降低。在一些情況下，將氧化物半導體層結晶成微晶或多晶，這取決于第一熱處理的條件或者氧化物半導體層的材料。例如，在一些情況下，氧化物半導體層成為具有90%或以上或者80%或以上的結晶度的微晶氧化物半導體層。此外，在一些情況下，氧化物半導體層可以是沒有包含晶體成分的非晶氧化物半導體層，這取決于第一熱處理的條件或者氧化物半導體層的材料。此外，在一些情況下，氧化物半導體層成為其中微晶體（晶粒大小為1nm至20nm（包括兩端），通常為2nm至4nm（包括兩端））在非晶氧化物半導體（例如氧化物半導體層的表面）中混合的層。氧化物半導體層的電特性能夠通過對齊非晶半導體中的微晶體來改變。例如，當氧化物半導體層使用In-Ga-Zn-O基金屬氧化物靶來形成時，氧化物半導體層的電特性能夠通過形成其中對齊了具有電各向異性的In2Ga2ZnO7的晶粒的微晶區(qū)來改變。例如，當晶粒布置成使得In2Ga2ZnO7的c軸垂直于氧化物半導體層的表面時，沿平行于氧化物半導體層的表面的方向的導電性能夠得到改進，并且沿垂直于氧化物半導體層的表面的方向的絕緣性質能夠得到改進。此外，這種微晶區(qū)具有抑制諸如水或氫之類的雜質進入氧化物半導體層的功能。注意，包括微晶區(qū)的氧化物半導體層能夠通過經由GRTA過程加熱氧化物半導體層的表面來形成。此外，氧化物半導體層能夠根據更優(yōu)選的方式通過使用濺射靶來形成，該濺射靶中Zn的量比In或Ga的量要小。氧化物半導體層140的第一熱處理能夠對尚未被處理成島狀氧化物半導體層140的氧化物半導體層來執(zhí)行。在那種情況下，在第一熱處理之后，從加熱設備中取出襯底，并且執(zhí)行光刻步驟。注意，具有對氧化物半導體層140的脫水或脫氫的效果的上述熱處理又能夠稱作脫水處理、脫氫處理等。脫水處理或脫氫處理例如能夠在形成氧化物半導體層之后、在氧化物半導體層140之上堆疊源電極或漏電極之后或者在源電極或漏電極之上形成保護絕緣層之后執(zhí)行。這種脫水處理或脫氫處理可執(zhí)行一次或多次。隨后，源電極或漏電極142a和源電極或漏電極142b形成為使得與氧化物半導體層140相接觸（參見圖5F）。源電極或漏電極142a和源電極或漏電極142b能夠根據如下方式來形成：使得導電層形成為覆蓋氧化物半導體層140，并且然后有選擇地蝕刻。導電層能夠采用諸如濺射方法之類的PVD（物理氣相沉積）方法或者諸如等離子體CVD（化學氣相沉積）方法之類的CVD方法來形成。作為用于導電層的材料，能夠使用從鋁、鉻、銅、鉭、鈦、鉬和鎢中選取的元素、包含任意這些元素作為其成分的合金等等。此外，可使用從錳、鎂、鋯、鈹和釔中選取的材料的一種或多種。還有可能使用與從鈦、鉭、鎢、鉬、鉻、釹和鈧中選取的元素的一種或多種相結合的鋁。導電層可使用氧化物導電膜來形成。作為氧化物導電膜，能夠使用氧化銦（In2O3）、氧化錫（SnO2）、氧化鋅（ZnO）、氧化銦-氧化錫合金（In2O3-SnO2，在一些情況下縮寫成ITO）、氧化銦-氧化鋅合金（In2O3-ZnO）或者包含硅或氧化硅的任意這些金屬氧化物材料。在那種情況下，與用于氧化物半導體層140的材料相比，其導電率較高或者其電阻率較低的材料優(yōu)選地用于氧化物導電膜。氧化物導電膜的導電率能夠通過載流子濃度的增加來增加。氧化物導電膜中的載流子濃度能夠通過氫濃度的增加來增加。此外，氧化物導電膜中的載流子濃度能夠通過缺氧的增加來增加。導電層能夠具有單層結構或者包括兩層或更多層的疊層結構。例如，導電層能夠具有包含硅的鋁膜的單層結構、鈦膜堆疊在鋁膜之上的二層結構或者鈦膜、鋁膜和鈦膜根據這個順序堆疊的三層結構。在這里，采用鈦膜、鋁膜和鈦膜的三層結構。注意，氧化物導電層可在氧化物半導體層140與導電層之間形成。氧化物導電層和導電層能夠接連形成。通過設置這種氧化物導電層，源區(qū)或漏區(qū)的電阻能夠降低，使得晶體管能夠高速操作。隨后，源電極或漏電極142a和源電極或漏電極142b通過有選擇地蝕刻導電層來形成（參見圖5F）。紫外光、KrF激光或ArF激光優(yōu)選地用于在形成用于蝕刻的掩模時的曝光。晶體管的溝道長度（L）通過源電極或漏電極142a的下邊緣部分與源電極或漏電極142b的下邊緣部分之間的距離來確定。注意，在執(zhí)行曝光以使得溝道長度（L）小于25nm的情況下，用于形成掩模的曝光采用其波長為極短的數納米至數十納米的遠紫外線來執(zhí)行。采用遠紫外線的曝光的分辨率較高，并且焦深較大。由于這些原因，有可能將掩模設計成使得后來將要形成的晶體管的溝道長度（L）小于25nm，也就是說在10nm至1000nm（包括兩端）的范圍之內，并且電路能夠以更高速度進行操作。此外，斷態(tài)電流極低，這防止功率消耗的增加。導電層和氧化物半導體層140的材料和蝕刻條件適當地調整成使得氧化物半導體層140在蝕刻導電層中沒有被去除。注意，在一些情況下，氧化物半導體層140在蝕刻步驟中部分蝕刻，并且因而具有凹槽部分（凹陷部分），這取決于材料和蝕刻條件。為了減少將要使用的掩模的數量并且減少步驟的數量，蝕刻步驟可借助于抗蝕劑掩模來執(zhí)行，該抗蝕劑掩膜使用作為光可透射成具有多個強度的曝光掩模的多色調（multi-tone）掩模而形成。借助于多色調掩模所形成的抗蝕劑掩模具有多個厚度（具有階梯狀形狀）并且還能夠通過灰化來改變形狀；因此，抗蝕劑掩模能夠在多個蝕刻步驟中用于處理為不同圖案。也就是說，與至少兩種不同圖案對應的抗蝕劑掩模能夠通過使用多色調掩模來形成。因此，曝光掩模的數量能夠減少，并且對應光刻步驟的數量也能夠減少，由此能夠簡化過程。注意，等離子體處理優(yōu)選地在上述步驟之后借助于諸如N2O、N2或Ar來執(zhí)行。這種等離子體處理去除附于氧化物半導體層的外露表面的水等。等離子體處理可使用氧和氬的混合氣體來執(zhí)行。隨后，保護絕緣層144在沒有暴露于空氣的情況下形成為與氧化物半導體層140的一部分相接觸（參見圖5G）。保護絕緣層144能夠采用諸如濺射方法之類的方法來形成，通過該方法，適當地防止諸如水和氫之類的雜質混合到保護絕緣層144。保護絕緣層144的厚度為至少1nm。能夠使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等來形成保護絕緣層144。保護絕緣層144能夠具有單層結構或者疊層結構。在形成保護絕緣層144時的襯底溫度優(yōu)選地為室溫至300℃（包括兩端）。用于形成保護絕緣層144的氣氛優(yōu)選地為稀有氣體（通常為氬）氣氛、氧氣氛或者包含稀有氣體（通常為氬）和氧的混合氣氛。如果氫包含在保護絕緣層144中，則氫可進入氧化物半導體層或者提取氧化物半導體層中的氧，由此背溝道側的氧化物半導體層的電阻可能降低，并且寄生溝道可能形成。因此，重要的是在形成保護絕緣層144中不使用氫，使得氧化物絕緣層144包含盡可能少的氫。此外，保護絕緣層144優(yōu)選地在去除處理室中的水的同時來形成，以便氫、包含羥基的化合物或者水分沒有包含在氧化物半導體層140和保護絕緣層144中。優(yōu)選地使用捕集真空泵，以便去除處理室中的水分。例如，優(yōu)選地使用低溫泵、離子泵或鈦升華泵。排空單元可以是提供有冷阱的渦輪泵。在采用低溫泵排空的膜形成室中，例如去除氫原子以及諸如水（H2O）等的包含氫原子的化合物；因此，能夠降低膜形成室中形成的保護絕緣層144中包含的雜質濃度。作為在形成保護絕緣層144時使用的濺射氣體，優(yōu)選的是使用從其中將諸如氫、水、包含羥基的化合物或者氫化物之類的雜質去除到1ppm或更?。▋?yōu)選地為1ppb或更?。┑臐舛鹊母呒兌葰怏w。隨后，第二熱處理優(yōu)選地在惰性氣體氣氛或氧氣氣氛下（優(yōu)選地以200℃至400℃（包括兩端），例如以250℃至350℃（包括兩端））執(zhí)行。例如，第二熱處理在氮氣氛下以250°C執(zhí)行1小時。第二熱處理能夠降低晶體管的電特性的變化。此外，可在空氣中以100°C至200°C（包括兩端）執(zhí)行1小時至30小時（包括兩端）熱處理。這種熱處理可在固定加熱溫度下執(zhí)行；備選地，加熱溫度的如下變化可重復執(zhí)行多次：加熱溫度從室溫增加到100°C至200°C（包括兩端）的溫度，并且然后降低到室溫。這種熱處理可在形成保護絕緣層之前在降低的壓力下執(zhí)行。在降低的壓力下，熱處理時間能夠縮短。這種熱處理可代替第二熱處理來執(zhí)行，或者可在第二熱處理之前或之后執(zhí)行。隨后，層間絕緣層146在保護絕緣層144之上形成（參見圖6A）。能夠采用PVD方法、CVD方法等來形成層間絕緣層146。層間絕緣層146能夠使用包括諸如氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。在形成層間絕緣層146之后，優(yōu)選地采用諸如CMP或蝕刻之類的方法，來對層間絕緣層146的表面進行平面化。隨后，達到電極136a、電極136b、電極136c、源電極或漏電極142a和源電極或漏電極142b的開口在層間絕緣層146、保護絕緣層144和柵極絕緣層138中形成。然后，導電層148形成為嵌入開口中（參見圖6B）。開口能夠采用諸如使用掩模的蝕刻之類的方法來形成。掩模能夠采用諸如使用光掩模的曝光之類的方法來形成。濕法蝕刻或干法蝕刻可用作蝕刻；在微制造方面優(yōu)選地使用干法蝕刻。導電層148能夠采用諸如PVD方法或CVD方法之類的膜形成方法來形成。例如，導電層148能夠使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的導電材料或者任意這些材料的合金或化合物（例如氮化物）來形成。具體來說，例如，有可能采用一種方法，其中鈦薄膜采用PVD方法在包括開口的區(qū)域中形成，并且氮化鈦薄膜采用CVD方法來形成，并且然后鎢膜形成為嵌入開口中。在這里，采用PVD方法所形成的鈦膜具有還原與層間絕緣層146的界面處的氧化膜以降低與下電極（在這里為電極136a、電極136b、電極136c、源電極或漏電極142a和源電極或漏電極142b）的接觸電阻的功能。在形成鈦膜之后所形成的氮化鈦膜具有防止導電材料擴散的阻擋功能?？稍谛纬赦仭⒌伒鹊淖钃跄ぶ蟛捎秒婂兎椒▉硇纬摄~膜。在形成導電層148之后，導電層148的一部分采用諸如蝕刻或CMP之類的方法被去除，使得暴露層間絕緣層146，并且形成電極150a、電極150b、電極150c、電極150d和電極150e（參見圖6C）。注意，當電極150a、電極150b、電極150c、電極150d和電極150e通過去除導電層148的一部分來形成時，優(yōu)選地執(zhí)行該過程，使得對表面進行平面化。當層間絕緣層146、電極150a、電極150b、電極150c、電極150d和電極150e的表面根據這種方式來平面化時，電極、布線、絕緣層、半導體層等能夠在后來的步驟中有利地形成。然后，進一步形成絕緣層152，并且達到電極150a、電極150b、電極150c、電極150d和電極150e的開口在絕緣層152中形成。在導電層形成為嵌入開口中之后，導電層的一部分采用諸如蝕刻或CMP之類的方法被去除。因此，暴露絕緣層152，并且形成電極154a、電極154b、電極154c和電極154d（參見圖6D）。這個步驟與形成電極150a等的步驟相似；因此，省略詳細描述。在晶體管402采用上述方法來形成的情況下，氧化物半導體層140中的氫濃度為5×1019/cm3或更小，并且晶體管402的斷態(tài)電流在室溫下為1×10-13A或更小。氧化物半導體層中的載流子濃度小于1×1014/cm3。具有優(yōu)良特性的晶體管402能夠通過應用氧化物半導體層140來得到，其中氧化物半導體層140如上所述通過充分降低氫濃度并且提供氧來高度純化。此外，由于非易失性鎖存電路包括在下部使用除了氧化物半導體之外的材料所形成的晶體管160，以及在上部使用氧化物半導體所形成的晶體管402，所以有可能制造具有兩種晶體管的特性的優(yōu)良非易失性鎖存電路以及使用非易失性鎖存電路的半導體器件。注意，優(yōu)選的是，在降低氫濃度之后不久將氧提供給氧化物半導體層140，因為不存在氫、水等進入氧化物半導體層的可能性，并且因而能夠實現具有極有利的特性的氧化物半導體層。不用說，用于降低氫濃度的處理以及用于提供氧的處理不需要接連執(zhí)行，只要能夠實現具有有利的特性的氧化物半導體層。例如，另一種處理可在用于降低氫濃度的處理與用于提供氧的處理之間執(zhí)行。備選地，兩個處理可同時執(zhí)行。注意，作為能夠與氧化物半導體相比的半導體材料給出碳化硅（例如4H-SiC）。氧化物半導體和4H-SiC具有某些共同方面。載流子密度為其中之一。根據費米-迪拉克分布，將氧化物半導體中的少數載流子的密度估計為大約1×10-7/cm3。少數載流子密度的這個值極小，與4H-SiC中的6.7×10-11/cm3相似。當氧化物半導體的少數載流子密度與硅的本征載流子密度（大約為1.4×1010/cm3）相比時，能夠很好理解，氧化物半導體的少數載流子密度相當低。此外，氧化物半導體的能帶隙為3.0eV至3.5eV，并且4H-SiC的能帶隙為3.26eV。因此，氧化物半導體和碳化硅在它們均為寬能隙半導體方面是相似的。另一方面，在氧化物半導體與碳化硅之間存在主要差異，即，過程溫度。由于在使用碳化硅的半導體過程中一般需要在1500℃至2000℃的熱處理，所以難以形成碳化硅以及使用除了碳化硅之外的半導體材料所形成的半導體元件的疊層。這是因為在這樣的高溫度下損壞半導體襯底、半導體元件等。同時，氧化物半導體能夠采用300℃至500℃（玻璃轉變溫度或更低，直到大約700℃）的熱處理來形成；因此，有可能借助于除了氧化物半導體之外的半導體材料來形成集成電路，并且然后形成包括氧化物半導體的半導體元件。另外，與碳化硅相比，氧化物半導體是有利的，因為能夠使用諸如玻璃襯底之類的低耐熱襯底。此外，氧化物半導體無需經過高溫的熱處理，使得與碳化硅相比，能量成本能夠充分降低，這是另一個優(yōu)點。雖然已經對諸如狀態(tài)密度（DOS）之類的氧化物半導體的性質進行了許多研究，但是它們沒有包括充分降低定域態(tài)（localizedstate）本身的理念。根據本文所公開的本發(fā)明的一實施例，高度純化氧化物半導體通過去除可能影響定域態(tài)的水或氫來形成。這是基于充分降低定域態(tài)本身的理念的。這種高度純化氧化物半導體實現極優(yōu)良工業(yè)產品的制造。此外，還有可能通過將氧提供給通過氧空位所生成的金屬的懸空鍵并且降低因氧空位而引起的定域態(tài)，來形成更為高度純化（i型）的氧化物半導體。例如，包含過剩氧的氧化膜形成為與溝道形成區(qū)緊密接觸，并且然后氧從氧化膜提供給溝道形成區(qū)，使得因氧空位而引起的定域態(tài)能夠降低。氧化物半導體的缺陷被認為歸因于因過剩氫而引起的導帶下的0.1eV至0.2eV的能級、因缺氧而引起的深能級。徹底去除氫并且充分提供氧以用于消除這種缺陷，這作為一種技術思想是正確的。氧化物半導體一般被認為是n型半導體；但是，根據本文所公開的本發(fā)明的一實施例，i型半導體通過去除雜質、特別是水和氫來實現。在這方面，可以說，本文所公開的本發(fā)明的一個實施例包括新技術理念，因為它不同于i型半導體、諸如添加有雜質的硅。以上描述了該示例，其中，在非易失性鎖存電路400的元件之中，除了氧化物半導體之外的材料用作半導體材料，該半導體材料用于除了使用氧化物半導體的晶體管402之外的元件。但是，本文所公開的本發(fā)明并不局限于此。在非易失性鎖存電路400的元件之中，氧化物半導體還能夠用作用于除了晶體管402之外的元件的半導體材料。<使用氧化物半導體的晶體管的導電機制>在這里將參照圖7、圖8、圖9A和圖9B以及圖10來描述使用氧化物半導體的晶體管的導電機制。注意，以下描述為了易于理解而基于理想情況的假設，但不一定反映實際情況。還要注意，以下描述僅僅是考慮事項，而沒有影響本發(fā)明的有效性。圖7是使用氧化物半導體的晶體管（薄膜晶體管）的截面圖。氧化物半導體層（OS）隔著柵極絕緣層（GI）設置在柵電極（GE1）之上，并且源電極（S）和漏電極（D）設置在氧化物半導體層之上。絕緣層設置成使得覆蓋源電極（S）和漏電極（D）。圖8是圖7的截面A-A’的能帶圖（示意圖）。圖8中，黑圓圈（●）和白圓圈（○）分別表示電子和空穴，并且具有電荷（-q,+q）。通過施加到漏電極的正電壓（VD>0），虛線示出沒有電壓施加到柵電極（VG=0）的情況，以及實線示出正電壓施加到柵電極（VG>0）的情況。在沒有電壓施加到柵電極的情況下，載流子（電子）由于高電位勢壘而沒有從電極注入到氧化物半導體側，使得電流沒有流動，這表示斷態(tài)。另一方面，當正電壓施加到柵電極時，電位勢壘降低，并且因而電流流動，這表示通態(tài)。圖9A和圖9B是沿圖7的B-B’的能帶圖（示意圖）。圖9A示出其中正電壓（VG>0）施加到柵電極（GE1）并且載流子（電子）在源電極與漏電極之間流動的狀態(tài)。圖9B示出其中負電壓（VG<0）施加到柵電極（GE1）并且少數載流子沒有流動的斷態(tài)。圖10示出真空能級與金屬的功函數（φM）之間以及真空能級與氧化物半導體的電子親和力（χ）之間的關系。在正常溫度下，金屬中的電子退化，并且費米能級位于導帶中。另一方面，常規(guī)氧化物半導體是n型半導體，其中費米能級（EF）遠離位于帶隙中間的本征費米能級（Ei），并且位于更接近導帶。注意，已知的是，氫的一部分是氧化物半導體中的施體，并且是使氧化物半導體作為n型半導體的一個要素。另一方面，根據本文所公開的本發(fā)明的一實施例的氧化物半導體是根據以下方式來得到的本征（i型）或實質本征氧化物半導體：從氧化物半導體消除作為n型氧化物半導體的要素的氫并且純化氧化物半導體，使得盡可能多地防止除了氧化物半導體的主要成分之外的元素（即，雜質元素）包含在其中。也就是說，特征在于，不是通過添加雜質元素，而是通過盡可能多地去除諸如氫和水之類的雜質，來得到純化i型（本征）半導體或者與其接近的半導體。因此，費米能級（EF）能夠比得上本征費米能級（Ei）。據說，氧化物半導體的帶隙（Eg）為3.15eV，以及其電子親和力（χ）為4.3eV。源電極和漏電極中包含的鈦（Ti）的功函數大致等于氧化物半導體的電子親和力（χ）。在這種情況下，在金屬與氧化物半導體之間的界面處沒有形成電子的肖特基勢壘。在那時，如圖9A所示，電子在柵極絕緣層與高度純化氧化物半導體之間的界面附近移動（在能量方面穩(wěn)定的氧化物半導體的最低部分）。另外，如圖9B所示，當負電位施加到柵電極（GE1）時，電流的值非常接近零，因為作為少數載流子的空穴基本上為零。這樣，本征（i型）或者實質本征氧化物半導體通過高度純化成使得盡可能少地包含除了其主要成分之外的元素（即，雜質元素）來得到。因此，氧化物半導體與柵極絕緣層之間的界面的特性變得重要。為此，柵極絕緣層需要能夠形成與氧化物半導體的有利界面。具體來說，優(yōu)選的是使用例如下列絕緣層：采用CVD方法形成的絕緣層，該CVD方法使用采用VHF頻帶至微波頻帶的范圍之內的電源頻率而生成的高密度等離子體，或者采用濺射方法形成的絕緣層。當氧化物半導體經過高度純化并且使氧化物半導體與柵極絕緣層之間的界面有利時，在晶體管的溝道寬度（W）為1×104μm以及溝道長度（L）為3μm的情況下，例如，有可能實現1×10-13A或以下的斷態(tài)電流以及0.1V/dec.的亞閾值擺動（S值）（柵極絕緣層為100nm厚）。當氧化物半導體如上所述高度純化成使得盡可能少地包含除了其主要成分之外的元素（即，雜質元素）時，晶體管能夠根據有利方式進行操作。<使用氧化物半導體的晶體管對熱載流子降級的抗性>接下來將參照圖11、圖12和圖13來描述使用氧化物半導體的晶體管對熱載流子降級的抗性。注意，以下描述為了易于理解而基于理想情況的假設，但不一定反映實際情況。還要注意，以下描述僅僅是考慮事項。熱載流子降級的主要原因是溝道熱電子注入（CHE注入）和漏極雪崩熱載流子注入（DAHC注入）。注意，為了簡潔起見，下面僅考慮電子。CHE注入指的是一種現象，其中將獲得了比半導體層中的柵極絕緣層的勢壘要高的能量的電子注入柵極絕緣層等中。電子通過被低電場加速來獲得能量。DAHC注入指的是一種現象，其中將通過高電場所加速的電子的碰撞所生成的電子注入柵極絕緣層等中。DAHC注入和CHE注入之間的差別是它們是否涉及碰撞電離所引起的雪崩擊穿。注意，DAHC注入要求具有比半導體的帶隙要高的動能的電子。圖11示出從硅（Si）的能帶結構來估計的每個熱載流子注入所需的能量，以及圖12示出從In-Ga-Zn-O基氧化物半導體（IGZO）的能帶結構來估計的每個熱載流子注入所需的能量。圖11和圖12的每個的左邊示出CHE注入，而圖11和圖12的每個的右邊示出DAHC注入。關于硅，DAHC注入所引起的降級比CHE注入所引起的更為嚴重。這產生于如下事實：沒有碰撞而被加速的載流子（例如電子）在硅中非常少，而硅具有窄帶隙，并且雪崩擊穿易于在其中發(fā)生。雪崩擊穿急劇增加能夠穿過柵極絕緣層的勢壘的電子的數量（即，注入柵極絕緣層中的電子），這引起降級。關于In-Ga-Zn-O基氧化物半導體，CHE注入所需的能量與硅的情況下沒有很大的差異，并且CHE注入的概率仍然較低。另一方面，由于In-Ga-Zn-O基氧化物半導體的帶隙比硅要寬，所以DAHC注入所需的能量增加，并且因而雪崩擊穿不太可能發(fā)生。換言之，CHE注入和DAHC注入的概率均較低，并且與使用硅的情況相比，熱載流子降級不太可能發(fā)生。同時，In-Ga-Zn-O基氧化物半導體的帶隙可比得上作為具有高耐壓的材料引起關注的碳化硅（SiC）的帶隙。圖13示出與4H-SiC有關的每個熱載流子注入所需的能量。關于CHE注入，In-Ga-Zn-O基氧化物半導體具有略高的閾值，并且能夠認為具有優(yōu)點。如上所述，能夠看到，與硅相比，In-Ga-Zn-O基氧化物半導體具有對熱載流子降級的顯著更高的抗性以及對源極-漏極擊穿的更高的抗性。還能夠認為，能夠得到可比得上碳化硅的耐壓。<使用氧化物半導體的晶體管中的短溝道效應>接下來參照圖14和圖15來描述使用氧化物半導體的晶體管中的短溝道效應。注意，以下描述為了易于理解而基于理想情況的假設，但不一定反映實際情況。還要注意，以下描述僅僅是考慮事項。短溝道效應指的是隨晶體管的小型化（溝道長度（L）的減?。┒兊妹黠@的電特性的降級。短溝道效應產生于漏極對源極的影響。短溝道效應的具體示例是閾值電壓的降低、亞閾值擺動（S值）的增加、泄漏電流的增加等。在這里，能夠抑制短溝道效應的結構通過裝置模擬來檢驗。具體來說，制備各具有不同載流子濃度和氧化物半導體層的不同厚度的四種模型，并且檢查溝道長度（L）與閾值電壓（Vth）之間的關系。作為模型，采用底柵晶體管，在每個中氧化物半導體具有1.7×10-8/cm3或1.0×1015/cm3的載流子濃度，并且氧化物半導體層厚度為1μm或30nm。注意，In-Ga-Zn-O基氧化物半導體用于氧化物半導體層，并且厚度為100nm的氧氮化硅膜用作柵極絕緣層。假定在氧化物半導體中，帶隙為3.15eV，電子親和力為4.3eV，相對電容率為15，以及電子遷移率為10cm2/Vs。假定氧氮化硅膜的相對電容率為4.0。使用SilvacoInc.生產的裝置模擬軟件“ATLAS”來執(zhí)行計算。注意，在頂柵晶體管與底柵晶體管之間的計算結果中沒有顯著差異。圖14和圖15示出計算結果。圖14示出載流子濃度為1.7×10-8/cm3的情況，以及圖15示出載流子濃度為1.0×1015/cm3的情況。圖14和圖15各示出其溝道長度（L）為10μm的晶體管用作參考并且溝道長度（L）從10μm到1μm改變時的閾值電壓（Vth）的變化量（ΔVth）。如圖14所示，在氧化物半導體中的載流子濃度為1.7×10-8/cm3并且氧化物半導體層的厚度為1μm的情況下，閾值電壓的變化量（ΔVth）為-3.6V。此外，如圖14所示，在氧化物半導體中的載流子濃度為1.7×10-8/cm3并且氧化物半導體層的厚度為30nm的情況下，閾值電壓的變化量（ΔVth）為-0.2V。另外，如圖15所示，在氧化物半導體中的載流子濃度為1.0×1015/cm3并且氧化物半導體層的厚度為1μm的情況下，閾值電壓的變化量（ΔVth）為-3.6V。此外，如圖15所示，在氧化物半導體中的載流子濃度為1.0×1015/cm3并且氧化物半導體層的厚度為30nm的情況下，閾值電壓的變化量（ΔVth）為-0.2V。結果表明，短溝道效應能夠在使用氧化物半導體的晶體管中通過氧化物半導體層的厚度的減小得到抑制。例如，在溝道長度（L）大約為1μm的情況下，即使對于具有充分高的載流子濃度的氧化物半導體層，也能夠理解，當氧化物半導體層的厚度設置為大約30nm時，能夠充分抑制短溝道效應。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例中所述的結構、方法等能夠與其它實施例中所述的任意結構、方法等適當組合。[實施例2]在這個實施例中，將參照圖16、圖17A至圖17E以及圖18A至圖18D來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的元件的結構、制造方法等的另一個示例。在這個實施例中，非易失性鎖存電路的配置與圖1中相似。圖16是示出非易失性鎖存電路的元件的結構的示例的截面圖。圖16是一個示例，其中，在非易失性鎖存電路的元件之中，在上部使用氧化物半導體所形成的晶體管402的結構與圖3A和圖3B中不同。換言之，圖16是頂柵晶體管應用于在上部使用氧化物半導體所形成的晶體管402的示例。其它元件的結構（下部的晶體管的結構等）與圖3A和圖3B中相似。<非易失性鎖存電路的元件的結構>圖16中，使用除了氧化物半導體之外的材料的晶體管160設置在下部，而使用氧化物半導體的晶體管402設置在上部。使用除了氧化物半導體之外的材料的晶體管160能夠用作鎖存部分的第一元件（D1）412和第二元件（D2）413中包含的晶體管。借助于除了氧化物半導體之外的材料，能夠實現高速操作。非易失性鎖存電路的其它元件也能夠具有與晶體管160相似或可比較的結構。能夠使用晶體管402或晶體管160中包含的導電膜、半導體膜、絕緣膜等來形成諸如非易失性鎖存電路的電容器404之類的元件。注意，晶體管160和晶體管402在這里是n溝道晶體管；備選地，可使用p溝道晶體管。易于使用p溝道晶體管作為晶體管160。晶體管160包括：溝道形成區(qū)116，其設置在包含半導體材料的襯底100中；隔著溝道形成區(qū)116所形成的雜質區(qū)114和高濃度區(qū)120（雜質區(qū)114和高濃度區(qū)120的組合能夠簡單地稱作雜質區(qū)）；溝道形成區(qū)116之上的柵極絕緣層108a；柵極絕緣層108a之上的柵電極110a；電連接到雜質區(qū)114的源電極或漏電極130a；以及電連接到雜質區(qū)114的源電極或漏電極130b。在這里，側壁絕緣層118在柵電極110a的側面形成。此外，從平面看到，高濃度區(qū)120在沒有與側壁絕緣層118重疊的襯底100的區(qū)域中形成，并且金屬化合物區(qū)124與高濃度區(qū)120相接觸。此外，元件隔離絕緣層106在襯底100之上形成以使得包圍晶體管160，并且層間絕緣層126和層間絕緣層128形成為覆蓋晶體管160。源電極或漏電極130a和源電極或漏電極130b通過層間絕緣層126和層間絕緣層128中形成的開口電連接到金屬化合物區(qū)124。換言之，源電極或漏電極130a和源電極或漏電極130b通過金屬化合物區(qū)124電連接到高濃度區(qū)120和雜質區(qū)114。晶體管402包括：設置在絕緣層168之上的氧化物半導體層140；源電極或漏電極142a和源電極或漏電極142b，設置在氧化物半導體層140之上并且電連接到氧化物半導體層140；柵極絕緣層166，設置成覆蓋氧化物半導體層140、源電極或漏電極142a和源電極或漏電極142b；以及柵電極178，設置在柵極絕緣層166之上與氧化物半導體層140重疊的區(qū)域中（參見圖16）。在這里，氧化物半導體層140優(yōu)選地是通過充分去除諸如氫之類的雜質并且提供氧來高度純化的氧化物半導體層。具體來說，通過SIMS（二次離子質譜法）來測量的氧化物半導體層140中的氫濃度能夠設置為小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于1×1016/cm3。注意，在通過充分降低氫濃度并且提供氧來高度純化的氧化物半導體層140中，與一般的硅晶圓（添加了諸如磷或硼之類的少量雜質元素的硅晶圓）中的載流子濃度（大約為1×1014/cm3）相比，載流子濃度充分低（例如小于1×1012/cm3，優(yōu)選地小于1×1011/cm3）。這樣，通過使用i型或實質i型氧化物半導體，能夠得到具有極有利的斷態(tài)電流特性的晶體管402。例如，當漏極電壓VD為+1V或+10V并且柵極電壓VG的范圍是從-5V至-20V時，斷態(tài)電流在室溫下小于或等于1×10-13A。此外，上述晶體管具有常斷晶體管的特性。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄露電流要小許多。例如，每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm。此外，在溫度特性方面，甚至在高溫下，斷態(tài)電流也能夠充分低，而通態(tài)電流能夠充分高。例如，作為晶體管402的VG-ID特性，以斷態(tài)電流、通態(tài)電流、遷移率和S值的較低溫度相關性在-25℃至150℃的范圍之內得到數據。此外，得到表明在上述溫度范圍之內的斷態(tài)電流極低至1×10-13A或更小的數據。原因之一在于，通過充分降低氫濃度以便高度純化來得到并且具有極低載流子濃度的i型或實質i型氧化物半導體用作氧化物半導體。當使用通過充分降低氫濃度來高度純化的氧化物半導體層140并且降低晶體管402的斷態(tài)電流時，能夠實現具有新結構的半導體器件。另外，在晶體管402之上，設置層間絕緣層170和層間絕緣層172。在這里，柵極絕緣層166、層間絕緣層170和層間絕緣層172提供有達到源電極或漏電極142a和源電極或漏電極142b的開口。電極154d和電極154e通過開口與源電極或漏電極142a和源電極或漏電極142b相接觸。與形成電極154d和電極154e同時，形成電極154a、電極154b和電極154c，這些電極通過柵極絕緣層166、層間絕緣層170和層間絕緣層172中的開口分別與電極136a、電極136b和電極136c相接觸。絕緣層156在層間絕緣層172之上形成。電極158a、電極158b、電極158c和電極158d形成為使得嵌入絕緣層156中。在這里，電極158a與電極154a相接觸，電極158b與電極154b相接觸，電極158c與電極154c和電極154d相接觸，以及電極158d與電極154e相接觸。也就是說，晶體管402的源電極或漏電極142a通過電極130c、電極136c、電極154c、電極158c和電極154d電連接到另一個元件（例如使用除了氧化物半導體之外的材料的晶體管）（參見圖16）。另外，晶體管402的源電極或漏電極142b通過電極154e和電極158d電連接到另一個元件。注意，連接電極（例如電極130c、電極136c、電極154c、電極158c和電極154d）的結構并不局限于上述結構，而適當的添加、省略等是可能的。<非易失性鎖存電路的元件的制造方法>接下來將描述非易失性鎖存電路的元件的制造方法的示例。通過下面所述的制造方法，能夠制造非易失性鎖存電路的元件。注意，晶體管160的制造方法與圖4A至圖4H相似；因此，省略其描述。將參照圖17A至圖17E以及圖18A至圖18D來描述晶體管402的制造方法。<上部的晶體管的制造方法>接下來，將參照圖17A至圖17E以及圖18A至圖18D來描述用于在層間絕緣層128之上制造晶體管402的步驟。注意，圖17A至圖17E以及圖18A至圖18D示出用于在層間絕緣層128之上制造電極、晶體管402等的步驟；因此，省略了置于晶體管402之下的晶體管160等。首先，絕緣層132在層間絕緣層128、源電極或漏電極130a、源電極或漏電極130b和電極130c之上形成。隨后，達到源電極或漏電極130a、源電極或漏電極130b和電極130c的開口在絕緣層132中形成。然后，導電層形成為嵌入開口中。此后，導電層的一部分通過蝕刻、CMP等被去除，使得暴露絕緣層132，并且形成電極136a、電極136b和電極136c（參見圖17A）。能夠采用PVD方法、CVD方法等來形成絕緣層132。絕緣層132能夠使用包括諸如氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。開口能夠在絕緣層132中采用諸如使用掩模的蝕刻之類的方法來形成。掩模能夠采用諸如使用光掩模的曝光之類的方法來形成。濕法蝕刻或干法蝕刻可用作蝕刻；在微制造方面優(yōu)選地使用干法蝕刻。導電層能夠采用諸如PVD方法或CVD方法之類的膜形成方法來形成。例如，導電層能夠使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的導電材料或者任意這些材料的合金或化合物（例如氮化物）來形成。更具體來說，例如，有可能采用一種方法，其中鈦薄膜采用PVD方法在包括開口的區(qū)域中形成，并且氮化鈦薄膜采用CVD方法來形成，并且然后鎢膜形成為嵌入開口中。在這里，采用PVD方法所形成的鈦膜具有還原可能在下電極（在這里為源電極或漏電極130a、源電極或漏電極130b、電極130c等）的表面上形成的氧化膜以降低與下電極的接觸電阻的功能。在形成鈦膜之后所形成的氮化鈦膜具有防止導電材料擴散的阻擋功能?？稍谛纬赦?、氮化鈦等的阻擋膜之后采用電鍍方法來形成銅膜。注意，不僅所謂的單鑲嵌方法而且雙鑲嵌方法均能夠被采用。在形成電極136a、電極136b和電極136c時，該過程優(yōu)選地通過CMP等等來執(zhí)行，使得對表面進行平面化。當絕緣層132、電極136a、電極136b和電極136c的表面根據這種方式來平面化時，電極、布線、絕緣層、半導體層等能夠在后來的步驟中有利地形成。隨后，絕緣層168形成為覆蓋絕緣層132、電極136a、電極136b和電極136c。隨后，氧化物半導體層在絕緣層168之上形成，并且采用諸如使用掩模的蝕刻之類的方法來處理，使得形成島狀氧化物半導體層140（參見圖17B）。能夠采用CVD方法、濺射方法等來形成用作基底的絕緣層168。優(yōu)選地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化鋁、氧化鉿、氧化鉭等來形成絕緣層168。注意，絕緣層168可具有單層結構或疊層結構。對于絕緣層168的厚度沒有具體限制；例如，絕緣層168能夠在10nm至500nm（包括兩端）的范圍之內形成。在這里，絕緣層168不是必要的組件；因此，沒有設置絕緣層168的結構也是可能的。如果氫、水等包含在絕緣層168中，則氫可進入氧化物半導體層或者從氧化物半導體層提取氧，由此可能使晶體管的特性降級。因此，優(yōu)選的是形成絕緣層168，以使得包含盡可能少的氫或水。在采用濺射方法等的情況下，例如，優(yōu)選的是，絕緣層168在去除了處理室的水分的狀態(tài)中形成。為了去除處理室中的水分，優(yōu)選地使用諸如低溫泵、離子泵或鈦升華泵之類的捕集真空泵。備選地，可使用提供有冷阱的渦輪泵。由于從采用低溫泵等所排空的處理室中充分去除氫、水等，所以絕緣層168中包含的雜質的濃度能夠降低。當形成絕緣層168時，優(yōu)選的是使用其中將諸如氫或水之類的雜質降低到少數ppm或更小的濃度（優(yōu)選地為10ppb或更?。┑母呒兌葰怏w。作為氧化物半導體層，能夠使用任意下列氧化物半導體：作為四成分金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；作為三成分金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體；作為二成分金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體；或者作為一成分金屬氧化物的In-O基氧化物半導體、Sn-O基氧化物半導體或Zn-O基氧化物半導體。另外，上述氧化物半導體可包含SiO2。作為氧化物半導體層，能夠使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在這里，M表示從Ga、Al、Mn和Co中所選的金屬元素的一種或多種。例如，M能夠是Ga、Ga和Al、Ga和Mn、Ga和Co等。在這個實施例中，作為氧化物半導體層，采用濺射方法、使用In-Ga-Zn-O基金屬氧化物靶來形成非晶氧化物半導體層。注意，由于非晶氧化物半導體層的結晶能夠通過向非晶氧化物半導體層添加硅來抑制，所以氧化物半導體層可例如使用包含2wt%至10wt%（包括兩端）的SiO2的靶來形成。作為用于采用濺射方法來形成氧化物半導體層的金屬氧化物靶，例如，能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:1[摩爾比]的金屬氧化物靶。此外，也能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:2[摩爾比]的金屬氧化物靶或者組成比為In2O3:Ga2O3:ZnO=1:1:4[摩爾比]的金屬氧化物靶。金屬氧化物靶的填充率為90%至100%（包括兩端），優(yōu)選地大于或等于95%（例如99.9%）。致密氧化物半導體層通過使用具有高填充率的金屬氧化物靶來形成。其中形成氧化物半導體層的氣氛優(yōu)選地為稀有氣體（通常為氬）氣氛、氧氣氛或者包含稀有氣體（通常為氬）和氧的混合氣氛。具體來說，優(yōu)選的是使用例如從其中將諸如氫、水、羥基或氫化物之類的雜質去除到少數ppm或更?。▋?yōu)選地為少數ppb或更?。┑臐舛鹊母呒兌葰怏w氣氛。在形成氧化物半導體層時，將襯底保持在控制為降低的壓力下的處理室中，并且將襯底加熱到100℃至600℃（包括兩端）、優(yōu)選地為200℃至400℃（包括兩端）的溫度。然后，將去除了氫和水的濺射氣體引入處理室中，同時去除處理室中的水分，由此使用金屬氧化物作為靶來形成氧化物半導體層。在加熱襯底的同時來形成氧化物半導體層，使得氧化物半導體層中包含的雜質濃度能夠降低。此外，氧化物半導體層因濺射引起的損壞能夠降低。優(yōu)選地使用捕集真空泵，以便去除處理室中的水分。例如，能夠使用低溫泵、離子泵或鈦升華泵。備選地，可使用提供有冷阱的渦輪泵。由于從采用低溫泵所排空的處理室中去除氫、水等，所以氧化物半導體層中的雜質濃度能夠降低。氧化物半導體層能夠在例如下列條件下形成：襯底與靶之間的距離為100mm；壓力為0.6Pa；直流（DC）電源為0.5kW；以及氣氛為氧（氧流量的比例為100%）。注意，優(yōu)選的是使用脈沖直流（DC）電源，因為能夠降低灰塵，并且能夠使厚度分布降低。氧化物半導體層的厚度為2nm至200nm（包括兩端），優(yōu)選地為5nm至30nm（包括兩端）。注意，氧化物半導體層的適當厚度根據待使用的氧化物半導體材料、半導體器件的預期目的等等而有所不同；因此，厚度可根據待使用材料、預期目的等等來確定。注意，在氧化物半導體層采用濺射方法來形成之前，優(yōu)選地執(zhí)行反向濺射，其中通過引入氬氣體來生成等離子體，使得去除絕緣層168的表面上的灰塵。在這里，反向濺射是一種方法，其中離子與待處理表面碰撞，使得表面經過修正，與離子與濺射靶碰撞的標準濺射相反。用于使離子與待處理表面碰撞的方法的示例是一種方法，其中高頻電壓在氬氣氛下施加到待處理表面，使得等離子體在襯底附近生成。注意，氮、氦、氧等的氣氛可用來代替氬氣氛。作為用于氧化物半導體層的蝕刻方法，可采用干法蝕刻或濕法蝕刻。不用說，干法蝕刻和濕法蝕刻能夠結合使用。蝕刻條件（例如蝕刻氣體或蝕刻劑、蝕刻時間和溫度）根據材料來適當設置，使得氧化物半導體層能夠蝕刻為預期形狀。作為干法蝕刻方法，能夠使用平行板RIE（反應離子蝕刻）方法或ICP（電感耦合等離子體）蝕刻方法。又在這種情況下，需要適當地設置蝕刻條件（例如施加到線圈電極的電功率量、施加到襯底側的電極的電功率量和襯底側的電極溫度）。用于干法蝕刻的蝕刻氣體的示例是包含氯的氣體（氯基氣體，諸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或者四氯化碳（CCl4））等。此外，可使用包含氟的氣體（氟基氣體，諸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）或者三氟甲烷（CHF3））、溴化氫（HBr）、氧（O2）、添加了諸如氦（He）或氬（Ar）之類的稀有氣體的任意這些氣體等。作為用于濕法蝕刻的蝕刻劑，能夠使用磷酸、醋酸和硝酸的混合溶液、氨過氧化氫混合物（氨、水和過氧化氫溶液的混合物）等。還可使用諸如ITO07N（由KANTOCHEMICALCO.,INC.生產）之類的蝕刻劑。然后，優(yōu)選地對氧化物半導體層執(zhí)行第一熱處理。氧化物半導體層中包含的水（包括羥基）、氫等能夠通過第一熱處理被去除。第一熱處理的溫度為300℃至800℃（包括兩端），優(yōu)選地為400℃至700℃（包括兩端），更優(yōu)選地為450℃至700℃（包括兩端），以及進一步優(yōu)選地為550℃至700℃（包括兩端）。在以350℃或更高的溫度執(zhí)行第一熱處理時，能夠對氧化物半導體層進行脫水或脫氫，使得氧化物半導體層中的氫濃度能夠降低。另外，在以450℃或更高的溫度來執(zhí)行第一熱處理時，氧化物半導體層中的氫濃度能夠進一步降低。此外，在以550℃或更高的溫度來執(zhí)行第一熱處理時，氧化物半導體層中的氫濃度能夠更進一步降低。例如，將襯底引入其中使用電阻加熱元件等的電爐中，并且氧化物半導體層140以450℃在氮氣氛下經過1小時熱處理。氧化物半導體層140在熱處理期間沒有暴露于空氣，使得能夠防止水或氫的進入。熱處理設備并不局限于電爐，而能夠是用于通過來自諸如加熱氣體之類的介質的熱傳導或熱輻射來加熱待處理對象的設備。例如，可使用諸如氣體快速熱退火（GRTA）設備或燈快速熱退火（LRTA）設備之類的快速熱退火（RTA）設備。LRTA設備是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈之類的燈所發(fā)射的光（電磁波）的輻射來加熱待處理對象的設備。GRTA設備是用于使用高溫氣體來執(zhí)行熱處理的設備。作為氣體，使用不會通過熱處理與待處理對象發(fā)生反應的惰性氣體，例如氮或者諸如氬之類的稀有氣體。例如，作為第一熱處理，GRTA過程可按如下所述來執(zhí)行。將襯底放進已經加熱到650℃至700℃的高溫的惰性氣體氣氛，加熱數分鐘，并且從惰性氣體氣氛中取出。GRTA過程能夠進行短時間的高溫熱處理。此外，甚至當溫度超過襯底的溫度上限時，也能夠采用GRTA過程，因為它是短時間的熱處理。例如，在使用包括具有相對較低耐熱性的襯底（諸如玻璃襯底）的SOI襯底的情況下，在高于溫度上限（應變點）的溫度下的襯底收縮成為問題，但在執(zhí)行短時間熱處理的情況下不成問題。注意，作為其中執(zhí)行第一熱處理的惰性氣體氣氛，優(yōu)選的是采用這樣的氣氛，其包含氮或稀有氣體（例如氦、氖或氬）作為其主要成分但沒有包含水、氫等。例如，引入熱處理設備中的氮或者諸如氦、氖或氬之類的稀有氣體的純度大于或等于6N（99.9999%）、優(yōu)選地大于或等于7N（99.99999%）（即，雜質濃度小于或等于1ppm，優(yōu)選地小于或等于0.1ppm）。注意，惰性氣體氣氛在該過程期間可改變成包含氧的氣氛。例如，在電爐用于第一熱處理的情況下，當熱處理溫度下降時，氣氛會改變。例如，熱處理能夠在諸如稀有氣體（例如氦、氖或氬）或氮之類的惰性氣體的氣氛下（以恒定溫度）執(zhí)行，并且當熱處理溫度下降時，氣氛能夠切換到包含氧的氣氛。作為包含氧的氣氛，能夠使用氧氣或者氧氣和氮氣的混合氣體。又在采用包含氧的氣氛的情況下，優(yōu)選的是，氣氛沒有包含水、氫等。備選地，所使用的氧氣或氮的純度優(yōu)選地大于或等于6N（99.9999%），更優(yōu)選地大于或等于7N（99.99999%）（即，雜質濃度小于或等于1ppm，優(yōu)選地小于或等于0.1ppm）。這是因為缺氧所引起的缺陷能夠通過在包含氧的氣氛下執(zhí)行第一熱處理來降低。在一些情況下，將氧化物半導體層結晶成微晶或多晶，這取決于第一熱處理的條件或者氧化物半導體層的材料。例如，在一些情況下，氧化物半導體層成為具有90%或以上或者80%或以上的結晶度的微晶氧化物半導體層。此外，在一些情況下，氧化物半導體層可以是沒有包含晶體成分的非晶氧化物半導體層，這取決于第一熱處理的條件或者氧化物半導體層的材料。此外，在一些情況下，氧化物半導體層成為其中微晶體（晶粒大小為1nm至20nm（包括兩端），通常為2nm至4nm（包括兩端））在非晶氧化物半導體（例如氧化物半導體層的表面）中混合的層。氧化物半導體層的電特性能夠通過根據上述方式對齊非晶半導體中的微晶體來改變。例如，當氧化物半導體層使用In-Ga-Zn-O基金屬氧化物靶來形成時，氧化物半導體層的電特性能夠通過形成其中對齊了具有電各向異性的In2Ga2ZnO7的晶粒的微晶區(qū)來改變。例如，微晶區(qū)優(yōu)選地是其中晶粒布置成使得In2Ga2ZnO7的c軸垂直于氧化物半導體層的表面的區(qū)域。通過形成其中晶粒根據這種方式來布置的區(qū)域，沿平行于氧化物半導體層的表面的方向的導電率能夠得到改進，并且沿垂直于氧化物半導體層的表面的方向的絕緣性質能夠得到改進。此外，這種微晶區(qū)具有抑制諸如水或氫之類的雜質進入氧化物半導體層的功能。注意，包括微晶區(qū)的氧化物半導體層能夠通過經由GRTA過程加熱氧化物半導體層的表面來形成。此外，氧化物半導體層能夠根據更優(yōu)選的方式通過使用濺射靶來形成，該濺射靶中Zn的量比In或Ga的量要小。氧化物半導體層140的第一熱處理能夠對尚未被處理成島狀氧化物半導體層140的氧化物半導體層來執(zhí)行。在那種情況下，在第一熱處理之后，從加熱設備中取出襯底，并且執(zhí)行光刻步驟。注意，上述第一熱處理又能夠稱作脫水處理、脫氫處理等。脫水處理或脫氫處理例如能夠在形成氧化物半導體層之后、在氧化物半導體層140之上堆疊源電極或漏電極之后或者在源電極或漏電極之上形成柵極絕緣層之后執(zhí)行。這種脫水處理或脫氫處理可執(zhí)行一次或多次。隨后，在導電層142形成為使得與氧化物半導體層140相接觸之后，絕緣層164在導電層142之上形成（參見圖17C）。注意，不一定形成絕緣層164。導電層142能夠采用諸如濺射方法之類的PVD方法或者諸如等離子體CVD方法之類的CVD方法來形成。作為用于導電層142的材料，能夠使用從鋁、鉻、銅、鉭、鈦、鉬和鎢中選取的元素、包含任意這些元素作為其成分的合金等等。此外，可使用從錳、鎂、鋯、鈹和釔中選取的材料的一種或多種。還有可能使用與從鈦、鉭、鎢、鉬、鉻、釹和鈧中選取的元素的一種或多種相結合的鋁。導電層142可使用導電金屬氧化物來形成。作為導電金屬氧化物，能夠使用氧化銦（In2O3）、氧化錫（SnO2）、氧化鋅（ZnO）、氧化銦-氧化錫合金（In2O3-SnO2，在一些情況下縮寫成ITO）、氧化銦-氧化鋅合金（In2O3-ZnO）或者包含硅或氧化硅的任意這些金屬氧化物材料。導電層142能夠具有單層結構或者包括兩層或更多層的疊層結構。例如，導電層142能夠具有包含硅的鋁膜的單層結構、鈦膜堆疊在鋁膜之上的二層結構或者鈦膜、鋁膜和鈦膜根據這個順序堆疊的三層結構。在這里，采用鈦膜、鋁膜和鈦膜的三層結構。注意，氧化物導電層可在氧化物半導體層140與導電層142之間形成。氧化物導電層和導電層142能夠接連形成。通過設置這種氧化物導電層，源區(qū)或漏區(qū)的電阻能夠降低，使得晶體管能夠高速操作。能夠采用CVD方法、濺射方法等來形成絕緣層164。優(yōu)選地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化鋁、氧化鉿、氧化鉭等來形成絕緣層164。注意，絕緣層164可具有單層結構或疊層結構。對于絕緣層164的厚度沒有具體限制；例如，絕緣層164能夠在10nm至500nm（包括兩端）的范圍之內形成。隨后，源電極或漏電極142a、源電極或漏電極142b、絕緣層164a和絕緣層164b通過有選擇地蝕刻導電層142和絕緣層164來形成（參見圖17D）。紫外光、KrF激光或ArF激光優(yōu)選地用于在形成用于蝕刻的掩模時的曝光。具體來說，在執(zhí)行曝光以使得溝道長度（L）小于25nm的情況下，用于形成掩模的曝光優(yōu)選地采用其波長為極短的數納米至數十納米的遠紫外線來執(zhí)行。采用遠紫外線的曝光的分辨率較高，并且焦深較大。由于這些原因，有可能將掩模設計成使得后來將要形成的晶體管的溝道長度（L）小于25nm，也就是說在10nm至1000nm（包括兩端）的范圍之內。通過采用這種方法的溝道長度的減小，操作速度能夠得到提高。另外，使用氧化物半導體的晶體管的斷態(tài)電流較小；因此，因小型化而引起的功率消耗的增加能夠得到抑制。導電層142和氧化物半導體層140的材料和蝕刻條件適當地調整成使得氧化物半導體層140在蝕刻導電層142中沒有被去除。注意，在一些情況下，氧化物半導體層140在蝕刻步驟中部分蝕刻，并且因而具有凹槽部分（凹陷部分），這取決于材料和蝕刻條件。為了減少將要使用的掩模的數量并且減少步驟的數量，蝕刻步驟可借助于抗蝕劑掩模來執(zhí)行，該抗蝕劑掩模使用作為光可透射成具有多個強度的曝光掩模的多色調掩模而形成。借助于多色調掩模所形成的抗蝕劑掩模具有多個厚度（具有階梯狀形狀）并且還能夠通過灰化來改變形狀；因此，抗蝕劑掩模能夠在多個蝕刻步驟中用于處理為不同圖案。也就是說，與至少兩種不同圖案對應的抗蝕劑掩模能夠通過使用多色調掩模來形成。因此，曝光掩模的數量能夠減少，并且對應光刻步驟的數量也能夠減少，由此能夠簡化過程。隨后，柵極絕緣層166在沒有暴露于空氣的情況下形成為與氧化物半導體層140的一部分相接觸（參見圖17E）。能夠采用CVD方法、濺射方法等來形成柵極絕緣層166。優(yōu)選地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化鋁、氧化鉿、氧化鉭等來形成柵極絕緣層166。注意，柵極絕緣層166可具有單層結構或疊層結構。對于柵極絕緣層166的厚度沒有具體限制；例如，柵極絕緣層166能夠在10nm至500nm（包括兩端）的范圍之內形成。注意，通過去除雜質所得到的i型或者實質i型氧化物半導體層（純化氧化物半導體）對界面狀態(tài)或界面電荷極為敏感；因此，柵極絕緣層166需要具有高質量。例如，柵極絕緣層166優(yōu)選地采用使用微波（頻率為2.45GHz）的高密度等離子體CVD方法來形成，因為柵極絕緣層166能夠是致密的并且具有高耐壓和高質量。當高度純化的氧化物半導體層和高質量柵極絕緣層相互緊密接觸時，界面電平能夠降低，并且能夠得到有利的界面特性。不用說，能夠采用諸如濺射方法或等離子體CVD方法之類的另一種方法，只要能夠形成作為柵極絕緣層166的高質量絕緣層。此外，有可能使用這樣的絕緣層，其膜質量和界面特性采用在形成柵極絕緣層166之后所執(zhí)行的熱處理得到改進。在任何情況下，形成絕緣層作為柵極絕緣層166，該絕緣層具有作為柵極絕緣層166的有利的膜質量并且能夠降低與氧化物半導體層的界面電平密度以形成有利的界面。因而通過改進與柵極絕緣層的界面的特性并且從氧化物半導體中消除雜質（特別是氫、水等），有可能得到一種穩(wěn)定晶體管，其閾值電壓（Vth）不會隨柵極偏置溫度應力測試（BT測試，例如以85℃和2×106V/cm進行12小時）而變化。此后，第二熱處理在惰性氣體氣氛或氧氣氛下執(zhí)行。熱處理在200℃至400℃（包括兩端）、優(yōu)選地在250℃至350℃（包括兩端）的溫度下執(zhí)行。例如，第二熱處理可在氮氣氛下以250°C執(zhí)行1小時。第二熱處理能夠降低晶體管的電特性的變化。注意，雖然在這個實施例中，第二熱處理在形成柵極絕緣層166之后執(zhí)行，但是對于第二熱處理的定時沒有具體限制，只要它在第一熱處理之后執(zhí)行。隨后，柵電極178在柵極絕緣層166之上與氧化物半導體層140重疊的區(qū)域中形成（參見圖18A）。能夠通過在柵極絕緣層166之上形成導電層并且然后有選擇地對導電層形成圖案，來形成柵電極178。導電層能夠采用諸如濺射方法之類的PVD方法或者諸如等離子體CVD方法之類的CVD方法來形成。作為用于導電層的材料，能夠使用從鋁、鉻、銅、鉭、鈦、鉬和鎢中選取的元素，包含任意這些元素作為其成分的合金等等。此外，可使用從錳、鎂、鋯、鈹和釔中選取的材料的一種或多種。還有可能使用與從鈦、鉭、鎢、鉬、鉻、釹和鈧中選取的元素的一種或多種相結合的鋁。導電層可使用導電金屬氧化物來形成。作為導電金屬氧化物，能夠使用氧化銦（In2O3）、氧化錫（SnO2）、氧化鋅（ZnO）、氧化銦-氧化錫合金（In2O3-SnO2，在一些情況下縮寫成ITO）、氧化銦-氧化鋅合金（In2O3-ZnO）或者包含硅或氧化硅的任意這些金屬氧化物材料。導電層能夠具有單層結構或者包括兩層或更多層的疊層結構。例如，導電層能夠具有包含硅的鋁膜的單層結構、鈦膜堆疊在鋁膜之上的二層結構或者鈦膜、鋁膜和鈦膜根據這個順序堆疊的三層結構。在這里，導電層使用包括鈦的材料來形成，并且然后處理為柵電極178。隨后，層間絕緣層170和層間絕緣層172在柵極絕緣層166和柵電極178之上形成（參見圖18B）。能夠采用PVD方法、CVD方法等來形成層間絕緣層170和層間絕緣層172。層間絕緣層170和層間絕緣層172能夠使用包括諸如氧化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。注意，雖然在這個實施例中使用層間絕緣層170和層間絕緣層172的疊層結構，但是本文所公開的本發(fā)明的一實施例并不局限于此。也能夠使用單層結構或者包括三層或更多層的疊層結構。注意，層間絕緣層172優(yōu)選地形成為使得具有平面化的表面。這是因為當層間絕緣層172形成為使得具有平面化的表面時，電極、布線等能夠在層間絕緣層172之上有利地形成。隨后，達到電極136a、電極136b、電極136c、源電極或漏電極142a和源電極或漏電極142b的開口在柵極絕緣層166、層間絕緣層170和層間絕緣層172中形成。然后，導電層形成為使得嵌入開口中。然后，導電層的一部分采用諸如蝕刻或CMP之類的方法被去除，使得暴露層間絕緣層172，并且形成電極154a、電極154b、電極154c、電極154d和電極154e（參見圖18C）。開口能夠采用諸如使用掩模的蝕刻之類的方法來形成。掩模能夠采用諸如使用光掩模的曝光之類的方法來形成。濕法或干法蝕刻可用作蝕刻；在微制造方面優(yōu)選地使用干法蝕刻。導電層能夠采用諸如PVD方法或CVD方法之類的膜形成方法來形成。例如，導電層能夠使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的導電材料或者任意這些材料的合金或化合物（例如氮化物）來形成。具體來說，例如，有可能采用一種方法，其中鈦薄膜采用PVD方法在包括開口的區(qū)域中形成，并且氮化鈦薄膜采用CVD方法來形成，并且然后鎢膜形成為嵌入開口中。在這里，采用PVD方法所形成的鈦膜具有還原可能在下電極（在這里為電極136a、電極136b、電極136c、源電極或漏電極142a、源電極或漏電極142b等）的表面上形成的氧化膜以降低與下電極的接觸電阻的功能。在形成鈦膜之后所形成的氮化鈦膜具有防止導電材料擴散的阻擋功能?？稍谛纬赦仭⒌伒鹊淖钃跄ぶ蟛捎秒婂兎椒▉硇纬摄~膜。注意，不僅所謂的單鑲嵌方法而且雙鑲嵌方法均能夠被采用。當去除導電層的一部分時，優(yōu)選地執(zhí)行該過程，使得對層間絕緣層172的外露表面，電極154a、電極154b、電極154c、電極154d和電極154e等的表面進行平面化。表面根據這種方式來平面化，由此電極、布線等能夠在后來的步驟中有利地形成。然后，進一步形成絕緣層156，并且達到電極154a、電極154b、電極154c、電極154d和電極154e的開口在絕緣層156中形成。在導電層形成為嵌入開口中之后，導電層的一部分采用諸如蝕刻或CMP之類的方法被去除。因此，暴露絕緣層156，并且形成電極158a、電極158b、電極158c和電極158d（參見圖18D）。這個步驟與形成電極154a等的步驟相似；因此，省略詳細描述。在晶體管402采用上述方法來形成的情況下，氧化物半導體層140中的氫濃度為5×1019/cm3或更小，并且晶體管402的斷態(tài)電流為1×10-13A或更小。具有優(yōu)良特性的晶體管402能夠通過應用氧化物半導體層140來得到，其中氧化物半導體層140如上所述通過充分降低氫濃度并且提供氧來高度純化。注意，優(yōu)選的是，在降低氫濃度之后不久將氧提供給氧化物半導體層140，因為不存在氫、水等進入氧化物半導體層的可能性，并且因而能夠實現具有極有利的特性的氧化物半導體層。不用說，用于降低氫濃度的處理以及用于提供氧的處理不需要接連執(zhí)行，只要能夠實現具有有利的特性的氧化物半導體層。例如，另一個處理可在兩個處理之間執(zhí)行。備選地，兩個處理可同時執(zhí)行。由于非易失性鎖存電路包括在下部使用除了氧化物半導體之外的材料所形成的晶體管160，以及在上部使用氧化物半導體所形成的晶體管402，所以有可能制造具有兩種晶體管的特性的優(yōu)良非易失性鎖存電路以及使用非易失性鎖存電路的半導體器件。雖然已經對諸如狀態(tài)密度（DOS）的氧化物半導體的性質進行了許多研究，但是它們沒有包括充分降低定域態(tài)本身的理念。根據本文所公開的本發(fā)明的一個實施例，高度純化氧化物半導體通過去除可能影響定域態(tài)的水或氫來形成。這是基于充分降低定域態(tài)本身的理念。這種高度純化氧化物半導體實現極優(yōu)良工業(yè)產品的制造。注意，在去除氫、水等時，在一些情況下還去除氧。因此，優(yōu)選的是，通過將氧提供給通過缺氧所生成的金屬的懸空鍵，使得降低產生于缺氧的定域態(tài)，來得到更加高度純化（i型）的氧化物半導體。例如，產生于缺氧的定域態(tài)能夠根據如下方式來降低：具有過剩氧的氧化膜形成為與溝道形成區(qū)密切接觸；以及執(zhí)行在200℃至400℃、通常在大約250℃下的熱處理，使得氧從氧化膜提供給氧化物半導體。惰性氣體在第二熱處理期間可切換到包含氧的氣體。另外，可切換上述氣氛；還能夠通過在第二熱處理之后接連地在氧氣氛或者充分去除了氫或水的氣氛中經過溫度下降過程，來為氧化物半導體層提供氧。氧化物半導體的缺陷被認為歸因于因過剩氫而引起的導帶下的0.1eV至0.2eV的能級、因缺氧而引起的深能級。徹底去除氫并且充分提供氧以用于消除這種缺陷，這作為一種技術思想是正確的。氧化物半導體一般被認為是n型半導體；但是，根據本文所公開的本發(fā)明的一個實施例，通過去除諸如水和氫之類的雜質并且提供作為氧化物半導體的成分的氧，來實現i型半導體。在這方面，可以說，本文所公開的本發(fā)明的一實施例包括新技術理念，因為它不同于諸如添加有雜質的硅的i型半導體。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例中所述的結構、方法等能夠與其它實施例中所述的任意結構、方法等適當組合。[實施例3]在這個實施例中，將參照圖19A和圖19B來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的配置和操作。圖19A示出包括鎖存部分411和用于保存鎖存部分的數據的數據保存部分401的非易失性鎖存電路400的配置。圖19B示出非易失性鎖存電路400的時序圖的示例。圖19A是具體示出圖1的鎖存部分411的配置的示例。圖19A是圖1的鎖存部分411的配置的示例，其中反相器412用于第一元件，而反相器413用于第二元件。晶體管402的結構能夠與實施例1或實施例2相似。鎖存部分411包括反相器412和反相器413。鎖存部分411具有循環(huán)結構，其中反相器412的輸出電連接到反相器413的輸入，而反相器413的輸出電連接到反相器412的輸入。另外，鎖存部分411包括開關431和開關432，并且反相器413的輸出經由開關432電連接到反相器412的輸入。反相器412的輸入經由開關431電連接到提供有鎖存電路的輸入信號的布線414。反相器412的輸出電連接到提供有鎖存電路的輸出信號的布線415。連接到反相器412的輸入的結點稱作結點P。結點P電連接到提供有鎖存電路的輸入信號的布線414。此外，結點P還電連接到反相器413的輸出。注意，結點P的電位與反相器412的輸入的電位相同。在數據保存部分401中，使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管402用作開關元件。另外，數據保存部分401包括電容器404，該電容器404電連接到晶體管402的源電極和漏電極其中之一。電容器404的電極之一電連接到晶體管402的源電極和漏電極其中之一。晶體管的源電極和漏電極中的另一個電連接到鎖存部分中的反相器412的輸入（結點P）。另外，晶體管的源電極和漏電極中的另一個經由開關431電連接到提供有鎖存電路的輸入信號的布線414。電容器404的另一個電極提供有電位Vc。晶體管402和電容器404相互電連接的結點稱作結點S。使用氧化物半導體的晶體管402具有將鎖存部分411中保存的數據寫入數據保存部分401的電容器404中的功能。另外，晶體管402具有保存寫入數據保存部分401的電容器404中的數據的功能。此外，晶體管402具有將數據保存部分401的電容器404中保存的數據讀取到鎖存部分411的功能。布線414提供有來自前一級的電路的輸入信號IN的電位。后一級的電路提供有作為輸出信號OUT的布線415的電位。開關431提供有時鐘信號φ1的電位。當時鐘信號φ1提供有高電平電位時，開關431導通。開關432提供有時鐘信號φ2的電位。當時鐘信號φ2提供有高電平電位時，開關432導通。晶體管402的柵極提供有控制信號φLS的電位。當控制信號φLS提供有高電平電位時，晶體管402導通。在正常操作周期中，時鐘信號φ2具有時鐘信號φ1的反相信號。在這里，示出一個示例，其中晶體管和開關在控制信號和時鐘信號的電位處于高電平時導通。鎖存部分411的反相器412和反相器413的每個提供有高電平電源電壓VDD和低電平電源電壓VSS。接下來，圖19B示出在非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期）中以及在非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）中的輸入信號IN、輸出信號OUT、控制信號φLS、時鐘信號φ1和時鐘信號φ2的電位的時序圖的示例。另外，圖19B示出數據保存部分401的結點S、鎖存部分411的結點P以及鎖存部分411的反相器412和反相器413的電源電壓VDD-L的電位。結點S表示電容器404的電極之一的電位。注意，電容器404的另一個電極提供有預定電位Vc（例如地電位）。圖19B中，周期a、周期b、周期d和周期e各為非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期），而周期c是非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）。在周期a和周期e的每個中，非易失性鎖存電路400處于正常操作周期，并且時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位。周期b是在非操作周期之前的準備周期。周期b又稱作下降周期。周期d是非操作周期與提供電力之后正常操作周期的重新開始之間的準備周期。周期d又稱作上升周期。在正常操作周期（周期a）中時鐘信號φ1提供有高電平電位而時鐘信號φ2提供有低電平電位時，開關432截止，并且反相器環(huán)路被切斷，開關432導通，以及輸入信號的電位輸入到反相器412。輸入信號的電位由反相器412來反相，并且作為輸出信號OUT提供給后一級的電路。如果輸入信號的電位在時鐘信號φ1提供有高電平電位時處于高電平，則能夠得到具有低電平電位的輸出信號。如果輸入信號的電位在時鐘信號φ1提供有高電平電位時處于低電平，則能夠得到具有高電平電位的輸出信號。當時鐘信號φ1提供有低電平電位而時鐘信號φ2提供有高電平電位時，開關431截止，開關432導通，并且形成反相器環(huán)路，以及保持輸出信號OUT的電位（數據被鎖存，即，保持鎖存電路的邏輯狀態(tài)）。在正常操作周期中，控制信號φLS提供有使晶體管截止的電位，而沒有提供有使晶體管402導通的電位。結點S具有與已經保持的電荷對應的電位。在這里，結點S的電位設置為未定義值。隨后，當控制信號φLS在非操作周期之前的準備周期（周期b）中提供有使晶體管402導通的電位時，晶體管402導通并且結點S提供有鎖存部分中的反相器412的輸入（結點P）的電位（這個操作對應于寫入）。在鎖存部分412中的反相器412的輸入（結點P）的電位設置為高電平時，結點S的電位為高電平。與電位對應的電荷在結點S中積聚。此后，通過為控制信號φLS提供使晶體管402截止的電位來使晶體管402截止，并且結點S變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S中積聚的電荷（保持）。注意，充分的是，在周期b中，時鐘信號φ2和時鐘信號φ1保持周期a的結束時的電位。備選地，可通過將時鐘信號φ2的電位固定到高電平而將時鐘信號φ1的電位固定到低電平，來鎖存在周期a的結束時的數據。隨后，在非操作周期（周期c）中，停止提供電力，并且降低電源電壓VDD-L的電位。時鐘信號φ1、時鐘信號φ2、輸入信號IN和輸出信號OUT的電位能夠取VDD與VSS之間的任何值。在這個時間期間，控制信號φLS的電位保持在低電平，使得晶體管402截止。例如，電位保持在地電位。在非操作周期（周期c）中，結點S中積聚的電荷通過使晶體管402截止來保存（保持）。隨后，在非操作周期與正常操作周期的重新開始之間的準備周期（周期d）中，提供電力并且將時鐘信號φ2和時鐘信號φ1的電位分別固定到低電平。雖然結點P的電位和輸出信號OUT的電位取決于提供電力之前的結點P的電位、輸出信號OUT的電位等，但是在這里，認為結點P具有低電平電位而輸出信號OUT具有高電平電位。然后，當控制信號φLS提供有使晶體管402導通的電位時，晶體管402導通，并且結點S中保持的電位提供給鎖存部分411。具體來說，將電荷分配到結點S和反相器412的輸入（結點P），并且反相器412的輸入（結點P）提供有對應于結點S中積聚的電荷的電位。在這里，結點S中積聚的電荷分配到鎖存部分411，反相器412的輸入（結點P）的電位升高，并且結點S的電位降低一定程度。因此，反相器412的輸入（結點P）和結點S各基本上具有高電平電位。然后，鎖存部分中的結點P的電位由反相器412來反相，并且作為輸出信號OUT提供給后一級的電路。這里示出一個示例，其中結點S中保持的電位以及提供給鎖存部分的結點P的電位處于高電平，并且能夠得到具有低電平電位的輸出信號。因此，鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期之前的邏輯狀態(tài)。此后，通過為控制信號φLS提供使晶體管402截止的電位來使晶體管402截止，并且結點S變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402導通的電位的定時，來重寫結點S中積聚的電荷。因此，結點S中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402導通的電位的定時。另外，在周期d中，可在控制信號φLS提供有使晶體管402導通的電位之后提供其中時鐘信號φ2設置為高電平的周期。當時鐘信號φ2提供有高電平電位時，開關432導通，并且形成反相器環(huán)路。當形成反相器環(huán)路時，輸出信號OUT和結點P各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。如上所述，通過將電荷分配到結點S以及反相器412的輸入（結點P），來將數據讀取到鎖存部分。在結點S中積聚與高電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成高于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于在晶體管402導通之前的反相器412的輸入（結點P）的電位。在結點S中積聚與低電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成低于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于晶體管402導通之前的反相器412的輸入（結點P）的電位。為了實現上述方面，優(yōu)選的是，例如，結點S的電容大于結點P的電容。換言之，優(yōu)選的是，結點S電連接到的電容器404的電容大于結點P電連接到的反相器412的輸入電容，（輸入電容對應于反相器的晶體管的柵極電容）。另外，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。這樣，并非局限于結點P具有低電平電位而輸出信號OUT具有高電平電位的情況，數據在結點P具有高電平電位而輸出信號OUT具有低電平電位的情況下也能夠讀取到鎖存部分。另外，并非局限于在結點S中積聚與高電平電位對應的電荷的情況，甚至在積聚與低電平電位對應的電荷的情況下數據也能夠讀取到鎖存部分。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例4]在這個實施例中，將參照圖20A來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的操作的另一個示例。非易失性鎖存電路的配置與圖19A中相同，但時序圖在這個示例中與圖19B中不同。圖20A示出在非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期）中以及在非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）中的輸入信號IN、輸出信號OUT、控制信號φLS、時鐘信號φ1和時鐘信號φ2的電位的時序圖的示例。另外，圖20A示出數據保存部分401的結點S、鎖存部分411的結點P和電源電壓VDD-L的電位。結點S表示電容器404的電極之一的電位。注意，電容器404的另一個電極提供有電位Vc。圖20A中，周期a、周期b、周期d和周期e各為非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期），而周期c是非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）。在周期a和周期e的每個中，非易失性鎖存電路400處于正常操作周期，并且時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位。周期b是在非操作周期之前的準備周期。周期b又稱作下降周期。周期d是非操作周期與正常操作周期的重新開始之間的準備周期。周期d又稱作上升周期。圖20A中，周期a、周期b和周期c的操作與圖19B中的操作相似。隨后，在非操作周期與提供電力之后正常操作周期的重新開始之間的準備周期（周期d）中，將時鐘信號φ2和時鐘信號φ1的電位各固定到低電平。雖然結點P的電位和輸出信號OUT的電位取決于提供電力之前的結點P的電位、輸出信號OUT的電位等，但是在這里，認為結點P具有低電平電位而輸出信號OUT具有高電平電位。然后，當控制信號φLS提供有使晶體管402導通的電位時，晶體管402導通，并且結點S中保持的電位提供給鎖存部分411。具體來說，將電荷分配到結點S和反相器412的輸入（結點P），并且反相器412的輸入（結點P）提供有對應于結點S中積聚的電荷的電位。在這里，結點S中積聚的電荷分配到鎖存部分411，反相器412的輸入（結點P）的電位升高，并且結點S的電位降低一定程度。因此，反相器412的輸入（結點P）和結點S各基本上具有高電平電位。然后，鎖存部分中的結點P的電位由反相器412來反相，并且作為輸出信號OUT提供給后一級的電路。這里示出一示例，其中結點S中保持的電位以及提供給鎖存部分的結點P的電位處于高電平，并且能夠得到具有低電平電位的輸出信號。因此，鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期之前的邏輯狀態(tài)。隨后，時鐘信號φ2提供有高電平電位，而控制信號φLS提供有使晶體管402導通的電位。當時鐘信號φ2提供有高電平電位時，開關432導通，并且形成反相器環(huán)路。當形成反相器環(huán)路時，輸出信號OUT和結點P各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。具體來說，由于將電荷分配到結點S和反相器412的輸入（結點P），所以甚至在反相器412的輸入（結點P）的電位從高電平電位或低電平電位偏移一定程度時，也再次提供高電平電位或低電平電位。然后，將結點P的電位提供給結點S。因此，甚至當結點S的電位從高電平電位或低電平電位偏移一定程度時，也再次提供高電平電位或低電平電位。因此，結點S的電位能夠恢復到變化之前的電位（這個操作又稱作重寫）。此后，通過為控制信號φLS提供使晶體管402截止的電位來使晶體管402截止，并且結點S的電位變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402導通的電位的定時，來重寫結點S中積聚的電荷。因此，結點S中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402導通的電位的定時。如上所述，通過將電荷分配到結點S以及反相器412的輸入（結點P），來將數據讀取到鎖存部分。在結點S中積聚與高電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成高于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于晶體管402導通之前的反相器412的輸入（結點P）的電位。在結點S中積聚與低電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成低于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于晶體管402導通之前的反相器412的輸入（結點P）的電位。為了實現上述方面，優(yōu)選的是，例如，結點S的電容大于結點P的電容。換言之，優(yōu)選的是，結點S電連接到的電容器404的電容大于結點P電連接到的反相器412的輸入電容的電容，（輸入電容對應于反相器的晶體管的柵極電容）。另外，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。這樣，并非局限于結點P具有低電平電位而輸出信號OUT具有高電平電位的情況，數據在結點P具有高電平電位而輸出信號OUT具有低電平電位的情況下也能夠讀取到鎖存部分。另外，并非局限于在結點S中積聚與高電平電位對應的電荷的情況，甚至在積聚與低電平電位對應的電荷的情況下數據也能夠讀取到鎖存部分。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例5]在這個實施例中，將參照圖20B來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的操作的另一個示例。非易失性鎖存電路的配置與圖19A中相同，但時序圖在這個示例中與圖19B和圖20A中不同。圖20A示出在非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期）中以及在非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）中的輸入信號IN、輸出信號OUT、控制信號φLS、時鐘信號φ1和時鐘信號φ2的電位的時序圖的示例。另外，圖20A示出數據保存部分401的結點S、鎖存部分411的結點P和電源電壓VDD-L的電位以及電容器404的另一個電極的電位Vc。結點S表示電容器404的電極之一的電位。圖20B中，周期a、周期b、周期d和周期e各為非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期），而周期c是非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）。在周期a和周期e的每個中，非易失性鎖存電路400處于正常操作周期，并且時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位。周期b是在非操作周期之前的準備周期。周期b又稱作下降周期。周期d是非操作周期與提供電力之后正常操作周期的重新開始之間的準備周期。周期d又稱作上升周期。圖20B中，周期a、周期b和周期c的操作與圖19B中相似。隨后，在非操作周期與正常操作周期的重新開始之間的準備周期（周期d）中，提供電力并且將時鐘信號φ2和時鐘信號φ1的電位各固定到低電平。雖然結點P的電位和輸出信號OUT的電位取決于提供電力之前的結點P的電位、輸出信號OUT的電位等，但是在這里，認為結點P具有低電平電位而輸出信號OUT具有高電平電位。然后，當控制信號φLS提供有使晶體管402導通的電位時，晶體管402導通，并且結點S中保持的電位提供給鎖存部分411。具體來說，將電荷分配到結點S和反相器412的輸入（結點P）。然后，在控制信號φLS提供有使晶體管402導通的電位的定時為電容器的另一個電極的電位Vc提供預定電位。電位Vc從低電平電位升高到低電平電位與高電平電位之間的電位。因此，反相器412的輸入（結點P）提供有這樣的電位，其中將電容器的另一個電極的電位Vc的增加加到通過將電荷分配到反相器412的輸入（結點P）和結點S來確定的電位。在這里，結點S中積聚的電荷分配到鎖存部分411，電位Vc提供有預定電位，反相器412的輸入（結點P）的電位升高，并且結點S的電位降低一定程度。因此，反相器412的輸入（結點P）和結點S各基本上具有高電平電位。然后，鎖存部分中的結點P的電位由反相器412來反相，并且作為輸出信號OUT提供給后一級的電路。因此，鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期之前的邏輯狀態(tài)。此后，電容器的另一個電極的電位Vc恢復到低電平電位。隨后，時鐘信號φ2提供有高電平電位，而控制信號φLS提供有使晶體管402導通的電位。當時鐘信號φ2提供有高電平電位時，開關432導通，并且形成反相器環(huán)路。當形成反相器環(huán)路時，輸出信號OUT和結點P各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。具體來說，由于將電荷分配到結點S和反相器412的輸入（結點P），所以甚至在反相器412的輸入（結點P）的電位從高電平電位或低電平電位偏移一定程度時，也再次提供高電平電位或低電平電位。然后，將結點P的電位提供給結點S。因此，甚至當結點S的電位從高電平電位或低電平電位偏移一定程度時，也再次提供高電平電位或低電平電位。因此，結點S的電位能夠恢復到變化之前的電位（這個操作又稱作重寫）。此后，通過為控制信號φLS提供使晶體管402截止的電位來使晶體管402截止，并且結點S變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402導通的電位的定時，來重寫結點S中積聚的電荷。因此，結點S中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402導通的電位的定時。如上所述，通過將電荷分配到結點S以及反相器412的輸入（結點P），并且控制電位Vc，來將數據讀取到鎖存部分。在結點S中積聚與高電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成高于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于晶體管402導通之前的反相器412的輸入（結點P）的電位。在結點S中積聚與低電平電位對應的電荷的情況下，在將電荷分配到結點S和反相器412的輸入（結點P）之后，反相器412的輸入（結點P）的電位設置成低于反相器412的閾值（使反相器的輸出反相的輸入電位），而不依賴于晶體管402導通之前的反相器412的輸入（結點P）的電位。為了實現上述方面，優(yōu)選的是，例如，結點S的電容大于結點P的電容。換言之，優(yōu)選的是，結點S電連接到的電容器404的電容大于結點P電連接到的反相器412的輸入電容，（輸入電容對應于反相器的晶體管的柵極電容）。另外，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。這樣，并非局限于結點P具有低電平電位而輸出信號OUT具有高電平電位的情況，數據在結點P具有高電平電位而輸出信號OUT具有低電平電位的情況下也能夠讀取到鎖存部分。另外，并非局限于在結點S中積聚與高電平電位對應的電荷的情況，甚至在積聚與低電平電位對應的電荷的情況下數據也能夠讀取到鎖存部分。具體來說，如這個實施例中所述，在控制信號φLS提供有使晶體管402導通的電位的定時為電容器的另一個電極的電位Vc提供預定電位，使得讀取操作能夠更穩(wěn)定地執(zhí)行。例如，在電容器404的電容較小的情況下或者提供電力長時間停止的情況下，難以維持電荷分配之后的反相器412的輸入（結點P）的電位與反相器412的閾值（使反相器的輸出反相的輸入電位）的關系；因此，存在讀取的穩(wěn)定性可能降級的可能性。甚至在這類情況下，上述電位關系也能夠維持，并且其電位差能夠通過為電容器的另一個電極的電位Vc提供預定電位來維持為盡可能大。因此，能夠執(zhí)行穩(wěn)定讀取。換言之，甚至在電容器具有較小電容并且因而小型化是可能的情況下也能夠執(zhí)行讀取操作。此外，能夠使數據保存周期更長。注意，電容器的另一個電極的電位Vc恢復為低電平電位的定時可以在時鐘信號φ2提供有高電平電位之后。電容器的另一個電極的電位可在控制信號φLS提供有使晶體管402截止的電位之前恢復到低電平電位。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。另外，數據保存部分的電容器的電容能夠降低，并且電容器的大小能夠降低，因而小型化是可能的。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例6]在這個實施例中，將參照圖21來描述包括各作為本文所公開的本發(fā)明的一實施例的多個非易失性鎖存電路的邏輯電路的配置。圖21示出包括兩個非易失性鎖存電路400的邏輯電路的配置，該兩個非易失性鎖存電路400各包含鎖存部分411和用于保存鎖存部分的數據的數據保存部分401。這個邏輯電路稱作D-FF，并且用作CPU或者各種邏輯電路中的寄存器。數據保存部分401的配置與圖1中相似。鎖存部分411的配置是一個示例，其中，在圖1的鎖存部分411的配置中，NAND用于第一元件，而拍頻反相器用于第二元件。鎖存部分411包括NAND412和拍頻反相器413。鎖存部分411具有循環(huán)結構，其中NAND412的輸出電連接到拍頻反相器413的輸入，而拍頻反相器413的輸出電連接到NAND412的輸入。另外，鎖存部分411包括模擬開關431。NAND412的輸入之一經由模擬開關431電連接到提供有鎖存電路400的輸入信號的布線414。NAND412的輸出電連接到提供有鎖存電路400的輸出信號的布線415。NAND412的另一個輸入電連接到提供有信號RSTB的布線。模擬開關431提供有時鐘信號以及時鐘信號的反相信號。拍頻反相器413提供有時鐘信號以及時鐘信號的反相信號。圖21中的邏輯電路包括作為上述非易失性鎖存電路400的非易失性鎖存電路400a和非易失性鎖存電路400b。非易失性鎖存電路400a電連接到布線414，該布線414提供有來自前一級的電路的輸入信號的電位。提供有非易失性鎖存電路400a的輸出信號的電位的布線415電連接到提供有非易失性鎖存電路400b的輸入信號的電位的布線414。非易失性鎖存電路400b電連接到布線415，該布線415向后一級的電路提供非易失性鎖存電路400b的輸出信號的電位。在非易失性鎖存電路400a中，模擬開關431提供有時鐘信號φ1和時鐘信號φ1的反相信號φ1b，并且拍頻反相器413提供有時鐘信號φ2和時鐘信號φ2的反相信號φ2b。在非易失性鎖存電路400b中，模擬開關431提供有時鐘信號φ2和時鐘信號φ2的反相信號φ2b，并且拍頻反相器413提供有時鐘信號φ1和時鐘信號φ1的反相信號φ1b。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例7]在這個實施例中，將參照圖22來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的配置的另一個示例。圖22在這個示例中與圖1不同。圖22示出包括鎖存部分411和用于保存鎖存部分的數據的數據保存部分401的非易失性鎖存電路400的配置。圖22中的非易失性鎖存電路400包括具有循環(huán)結構的鎖存部分411以及用于保存鎖存部分的數據的數據保存部分401。在具有循環(huán)結構的鎖存部分411中，第一元件（D1）412的輸出電連接到第二元件（D2）413的輸入，而第二元件（D2）413的輸出電連接到第一元件（D1）412的輸入。第一元件（D1）412的輸入電連接到提供有鎖存電路的輸入信號的布線414。第一元件（D1）412的輸出電連接到提供有鎖存電路的輸出信號的布線415。當存在第一元件（D1）412的多個輸入時，輸入之一能夠電連接到提供有鎖存電路的輸入信號的布線414。當存在第二元件（D2）413的多個輸入時，輸入之一能夠電連接到第一元件（D1）412的輸出。作為第一元件（D1）412，能夠使用其中輸入信號經過反相并且所產生的信號用作輸出的元件。例如，作為第一元件（D1）412，能夠使用反相器、NAND、NOR、拍頻反相器等。作為第二元件（D2）413，能夠使用其中輸入信號經過反相并且所產生的信號用作輸出的元件。例如，作為第二元件（D2）413，能夠使用反相器、NAND、NOR、拍頻反相器等。在數據保存部分401中，使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管402a和晶體管402b各用作開關元件。另外，數據保存部分401包括電連接到晶體管402a的源電極或漏電極的電容器404a，以及電連接到晶體管402b的源電極或漏電極的電容器404b。電容器404a的電極之一電連接到晶體管402a的源電極和漏電極其中之一，并且電容器404b的電極之一電連接到晶體管402b的源電極和漏電極其中之一。晶體管402a的源電極和漏電極中的另一個電連接到布線414，該布線414提供有第一元件（D1）412的輸入或者鎖存電路的輸入信號。晶體管402b的源電極和漏電極中的另一個電連接到第一元件（D1）412的輸入或者提供有鎖存電路的輸出信號的布線415。電容器404a的另一個電極和電容器404b的另一個電極各提供有電位Vc。使用氧化物半導體的晶體管402a和晶體管402b各具有將鎖存部分411中保存的數據寫入數據保存部分401的電容器404a和電容器404b中的功能。另外，晶體管402a和晶體管402b各具有保存寫入數據保存部分401的電容器404a和電容器404b的數據的功能。此外，晶體管402a和晶體管402b各具有將數據保存部分401的電容器404a和電容器404b中保存的數據讀取到鎖存部分411的功能。將描述鎖存部分411中保存的數據到數據保存部分401中的寫入操作、數據的保存操作、數據從數據保存部分401到鎖存部分411的讀取操作以及數據的重寫操作。首先，通過為晶體管402a和晶體管402b的每個的柵電極提供使晶體管402a和晶體管402b導通的電位，來使晶體管402a和晶體管402b導通。因此，電容器404a的電極之一提供有鎖存部分中保存的數據、即鎖存部分中保存的第一元件（D1）412的輸入的電位，并且電容器404b的電極之一提供有鎖存部分中保存的第一元件（D1）412的輸出的電位。因此，與第一元件（D1）412的輸入的電位對應的電荷在電容器404a的電極之一中積聚，并且與第一元件（D1）412的輸出的電位對應的電荷在電容器404b的電極之一中積聚（這個操作對應于寫入）。此后，晶體管402a和晶體管402b根據如下方式來截止：使得晶體管402a和晶體管402b的每個的柵電極的電位設置成使晶體管402a和晶體管402b的每個截止的電位。因此，電容器404a和電容器404b的電極之一中積聚的電荷被保存（保持）。另外，通過為晶體管402a和晶體管402b的每個的柵電極提供使晶體管402a和晶體管402b的每個導通的電位，來使晶體管402a和晶體管402b導通。因此，將電荷分配到電容器404a的電極之一和第一元件（D1）412的輸入，以及分配到電容器404b的電極之一和第一元件（D1）412的輸出。因此，第一元件（D1）412的輸入和輸出分別提供有對應于電容器404b的電極之一中積聚的電荷的電位。因此，能夠讀取數據（讀?。?。數據的重寫能夠根據與數據的寫入和保存相似的方式來執(zhí)行。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例8]在這個實施例中，將參照圖23以及圖24A和圖24B來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的配置和操作。圖23示出包括鎖存部分411和用于保存鎖存部分的數據的數據保存部分401的非易失性鎖存電路400的配置。圖24A和圖24B各示出非易失性鎖存電路400的時序圖的示例。圖23是具體示出圖22的鎖存部分411的配置的示例。圖23是圖22的鎖存部分411的配置的示例，其中反相器412用于第一元件，而反相器413用于第二元件。晶體管402a和晶體管402b的各結構能夠與實施例1或實施例2相似。鎖存部分411包括反相器412和反相器413。鎖存部分411具有循環(huán)結構，其中反相器412的輸出電連接到反相器413的輸入，而反相器413的輸出電連接到反相器412的輸入。另外，鎖存部分411包括開關431和開關432，并且反相器413的輸出經由開關432電連接到反相器412的輸入。反相器412的輸入經由開關431電連接到提供有鎖存電路的輸入信號的布線414。反相器412的輸出電連接到提供有鎖存電路的輸出信號的布線415。連接到反相器412的輸入的結點稱作結點P。結點P電連接到提供有鎖存電路的輸入信號的布線414。此外，結點P還電連接到反相器413的輸出。注意，結點P的電位與反相器412的輸入的電位相同。在數據保存部分401中，使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管402a和晶體管402b各用作開關元件。另外，數據保存部分401包括電連接到晶體管402a的源電極或漏電極的電容器404a以及電連接到晶體管402b的源電極或漏電極的電容器404b。電容器404a的電極之一電連接到晶體管402a的源電極和漏電極其中之一，并且電容器404b的電極之一電連接到晶體管402b的源電極和漏電極其中之一。晶體管402a的源電極和漏電極中的另一個電連接到提供有鎖存電路的輸入信號的布線414以及鎖存部分中的反相器412的輸入（結點P）。晶體管402b的源電極和漏電極中的另一個電連接到提供有鎖存電路的輸出信號的布線415以及鎖存部分中的反相器412的輸出。電容器404a的另一個電極和電容器404b的另一個電極各提供有電位Vc。其中晶體管402a和電容器404a相互電連接的結點稱作結點S1，以及其中晶體管402b和電容器404b相互電連接的結點稱作結點S2。使用氧化物半導體的晶體管402a和晶體管402b各具有將鎖存部分411中保存的數據寫入數據保存部分401的電容器404a和電容器404b中的功能。另外，晶體管402a和晶體管402b各具有保存寫入數據保存部分401的電容器404a和電容器404b的數據的功能。此外，晶體管402a和晶體管402b各具有將數據保存部分401的電容器404a和電容器404b中保存的數據讀取到鎖存部分411的功能。布線414提供有來自前一級的電路的輸入信號IN的電位。后一級的電路提供有作為輸出信號OUT的布線415的電位。開關431提供有時鐘信號φ1的電位。當時鐘信號φ1提供有高電平電位時，開關431導通。開關432提供有時鐘信號φ2的電位。當時鐘信號φ2提供有高電平電位時，開關432導通。晶體管402a和晶體管402b的每個的柵極提供有控制信號φLS的電位。當控制信號φLS提供有高電平電位時，晶體管402a和晶體管402b導通。在正常操作周期中，時鐘信號φ2是時鐘信號φ1的反相信號。在這里，示出一個示例，其中晶體管和開關在控制信號和時鐘信號的電位處于高電平時導通。鎖存部分411的反相器412和反相器413的每個提供有高電平電源電壓VDD和低電平電源電壓VSS。接下來，圖24A和圖24B各示出在非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期）中以及在非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）中的輸入信號IN、輸出信號OUT、控制信號φLS、時鐘信號φ1和時鐘信號φ2的電位的時序圖的示例。另外，圖24A和圖24B示出數據保存部分401的結點S1和結點S2、鎖存部分411的結點P以及鎖存部分411的反相器412和反相器413的電源電壓VDD-L的電位。結點S1表示電容器404a的電極之一的電位。結點S2表示電容器404b的電極之一的電位。注意，電容器404a的另一個電極和電容器404b的另一個電極分別提供有預定電位Vc（例如地電位）。首先描述圖24A。圖24A中，周期a、周期b、周期d和周期e各為非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期），而周期c是非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）。在周期a和周期e的每個中，非易失性鎖存電路400處于正常操作周期，并且時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位。周期b是在非操作周期之前的準備周期。周期b又稱作下降周期。周期d是非操作周期與正常操作周期的重新開始之間的準備周期。周期d又稱作上升周期。在正常操作周期（周期a）中時鐘信號φ1提供有高電平電位而時鐘信號φ2提供有低電平電位時，開關432截止，并且反相器環(huán)路被切斷，開關432導通，以及輸入信號的電位輸入到反相器412。輸入信號的電位由反相器412來反相，并且作為輸出信號OUT提供給后一級的電路。如果輸入信號的電位在時鐘信號φ1提供有高電平電位時處于高電平，則能夠得到具有低電平電位的輸出信號。如果輸入信號的電位在時鐘信號φ1提供有高電平電位時處于低電平，則能夠得到具有高電平電位的輸出信號。當時鐘信號φ1提供有低電平電位而時鐘信號φ2提供有高電平電位時，開關431截止，開關432導通，并且形成反相器環(huán)路，以及保持輸出信號OUT的電位（數據被鎖存，即，保持鎖存電路的邏輯狀態(tài)）。在正常操作周期中，控制信號φLS提供有使晶體管402a和晶體管402b截止的電位，而沒有提供有使晶體管402a和晶體管402b導通的電位。結點S1和結點S2各具有與已經保存的電荷對應的電位。在這里，結點S1和結點S2的電位各設置為未定義值。隨后，在非操作周期之前的準備周期（周期b）中為控制信號φLS提供使晶體管402a和晶體管402b導通的電位時，晶體管402a和晶體管402b導通。因此，電容器404a的電極之一（結點S1）提供有鎖存部分中的反相器412的輸入（結點P）的電位，并且電容器404b的電極之一（結點S2）提供有鎖存部分中的反相器412的輸出（或者提供有輸出信號的布線415）的電位。因此，與鎖存部分中的反相器412的輸入（結點P）的電位對應的電荷在電容器404a中積聚，而與鎖存部分中的反相器412的輸出（或者提供有輸出信號的布線415）的電位對應的電荷在電容器404b中積聚（這個操作對應于寫入）。例如，在控制信號φLS提供有使晶體管402a和晶體管402b導通的電位的定時，如果鎖存部分中的反相器412的輸入（結點P）的電位處于高電平，則結點S1的電位設置為高電平。另外，如果鎖存部分中的反相器412的輸出（或者提供有輸出信號的布線415）的電位處于低電平，則結點S2的電位設置為低電平。此后，通過為控制信號φLS提供使晶體管402a和晶體管402b截止的電位，來使晶體管402a和晶體管402b截止，并且結點S1和結點S2各變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S1和結點S2中積聚的電荷（保持）。注意，充分的是，在周期b中，時鐘信號φ2和時鐘信號φ1保持周期a的結束時的電位。備選地，可通過將時鐘信號φ2的電位固定到高電平而將時鐘信號φ1的電位固定到低電平，來鎖存在周期a的結束時的數據。隨后，在非操作周期（周期c）中，停止提供電力，并且降低鎖存部分411的反相器412和反相器413的電源電壓VDD-L的電位。時鐘信號φ1、時鐘信號φ2、輸入信號IN、輸出信號OUT和結點P的電位能夠取VDD與VSS之間的任何值。在這個時間期間，控制信號φLS的電位保持在低電平，使得晶體管402a和晶體管402b截止。例如，電位保持在地電位。在非操作周期（周期c）中，結點S1和結點S2中積聚的電荷通過使晶體管402a和晶體管402b截止來保存（保持）。隨后，介于非操作周期與正常操作周期的重新開始之間的準備周期（周期d）開始。圖24A示出結點P和輸出信號OUT的電位在為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時處于低電平的情況的示例。在周期d中，在向鎖存部分411的反相器412和反相器413提供電力之前，將時鐘信號φ2的電位固定到高電平，而將時鐘信號φ1的電位固定到低電平。當控制信號φLS在這種狀態(tài)中提供有使晶體管402a和晶體管402b導通的電位時，晶體管402a和晶體管402b導通，并且鎖存部分411提供有結點S1和結點S2中保存的電位。具體來說，將電荷分配到結點S1和反相器412的輸入（該輸入對應于結點P），并且反相器412的輸入（結點P）提供有對應于結點S1中積聚的電荷的電位。在這里，反相器412的輸入（結點P）的電位升高，并且結點S1的電位降低一定程度。另外，將電荷分配到結點S2和反相器412的輸出（或者提供有輸出信號的布線415），并且反相器412的輸出（或者提供有輸出信號的布線415）提供有對應于結點S2中積聚的電荷的電位。在這里，反相器412的輸入（結點P）的電位和結點S2的電位仍然都處于低電平。在這種狀態(tài)中將電力提供給反相器412和反相器413時，在鎖存部分中，通過反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差，將反相器412的輸入（結點P）的電位設置為高電平，而將反相器412的輸出（或者提供有輸出信號的布線415）的電位設置為低電平。因此，將數據保存部分的數據讀取到鎖存部分，并且鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期的開始之前的邏輯狀態(tài)。當在提供電力之前以這種方式來生成反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差時，鎖存電路能夠用作差分放大器。因此，與圖19B相比，能夠執(zhí)行更穩(wěn)定的讀取。在提供電力并且形成反相器環(huán)路時，結點P和輸出信號OUT各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。然后，結點P的電位和輸出信號OUT的電位分別提供給結點S1和結點S2。因此，結點S1和結點S2再次提供有高電平電位或低電平電位。因此，結點S1和結點S2的電位能夠恢復到變化之前的電位（這個操作又稱作重寫）。此后，通過為控制信號φLS提供使晶體管402a和晶體管402b截止的電位，來使晶體管402a和晶體管402b截止，并且結點S1和結點S2各變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S1和結點S2中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時，重寫結點S1和結點S2中積聚的電荷。因此，結點S1和結點S2中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時。如上所述，數據根據如下方式來讀取到鎖存部分：使得將電荷分配到結點S1和反相器412的輸入（結點P），并且將電荷分配到結點S2和反相器412的輸出（或者提供有輸出信號的布線415）。在結點S1中積聚與高電平電位對應的電荷以及在結點S2中積聚與低電平電位對應的電荷的情況下，在電荷分配之后，反相器412的輸入（結點P）的電位設置成高于反相器412的輸出（或者提供有輸出信號的布線415）的電位，而不依賴于晶體管402a和晶體管402b導通之前的反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）的電位。在結點S1中積聚與低電平電位對應的電荷以及在結點S2中積聚與高電平電位對應的電荷的情況下，在電荷分配之后，反相器412的輸入（結點P）的電位設置成低于反相器412的輸出（或者提供有輸出信號的布線415）的電位，而不依賴于晶體管402a和晶體管402b導通之前的反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）的電位。另外，在電荷分配之后，反相器412的輸入（結點P）的電位和反相器412的輸出（提供有輸出信號的布線415）的電位均沒有設置成過多地降低。例如，兩個電位均設置成使得不低于反相器中包含的晶體管的閾值電壓。為了實現上述方面，優(yōu)選的是，例如，結點S1的電容大于結點P的電容。換言之，優(yōu)選的是，結點S1電連接到的電容器404a的電容大于結點P電連接到的反相器412的輸入電容，（輸入電容對應于反相器的晶體管的柵極電容）。另外，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。這樣，并非局限于結點P具有低電平電位而輸出信號OUT具有高電平電位的情況，數據在結點P具有高電平電位而輸出信號OUT具有低電平電位的情況下也能夠讀取到鎖存部分。另外，并非局限于在結點S1中積聚與高電平電位對應的電荷的情況，甚至在積聚與低電平電位對應的電荷的情況下數據也能夠讀取到鎖存部分。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。接下來描述圖24B。圖24B中，周期a、周期b和周期c的操作與圖24A中的操作相似。隨后，介于非操作周期與正常操作周期的重新開始之間的準備周期（周期d）開始。圖24B示出結點P和輸出信號OUT的電位在為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時處于高電平的情況的示例。在周期d中，在向鎖存部分411的反相器412和反相器413提供電力之前，將時鐘信號φ2的電位固定到高電平，而將時鐘信號φ1的電位固定到低電平。當控制信號φLS在這種狀態(tài)中提供有使晶體管402a和晶體管402b導通的電位時，晶體管402a和晶體管402b導通，并且鎖存部分411提供有結點S1和結點S2中保存的電位。具體來說，將電荷分配到結點S1和反相器412的輸入（結點P），并且反相器412的輸入（結點P）提供有對應于結點S1中積聚的電荷的電位。在這里，反相器412的輸入（結點P）的電位和結點S1的電位仍然都處于高電平。另外，將電荷分配到結點S2和反相器412的輸出（或者提供有輸出信號的布線415），并且反相器412的輸出（或者提供有輸出信號的布線415）提供有對應于結點S2中積聚的電荷的電位。在這里，反相器412的輸出（輸出信號OUT）的電位降低，并且結點S2的電位升高一定程度。在這種狀態(tài)中將電力提供給反相器412和反相器413時，在鎖存部分中，通過反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差，將反相器412的輸入（結點P）的電位設置為高電平，而將反相器412的輸出（或者提供有輸出信號的布線415）的電位設置為低電平。因此，將數據保存部分的數據讀取到鎖存部分，并且鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期的開始之前的邏輯狀態(tài)。當在提供電力之前以這種方式來生成反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差時，鎖存電路能夠用作差分放大器。因此，與圖19B相比，能夠執(zhí)行更穩(wěn)定的讀取。在提供電力并且形成反相器環(huán)路時，結點P和輸出信號OUT各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。然后，結點P的電位和輸出信號OUT的電位分別提供給結點S1和結點S2。因此，結點S1和結點S2再次提供有高電平電位或低電平電位。因此，結點S1和結點S2的電位能夠恢復到變化之前的電位（這個操作又稱作重寫）。此后，通過為控制信號φLS提供使晶體管402a和晶體管402b截止的電位，來使晶體管402a和晶體管402b截止，并且結點S1和結點S2各變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S1和結點S2中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時，重寫結點S1和結點S2中積聚的電荷。因此，結點S1和結點S2中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。注意，雖然在這里示出一示例，其中在提供電力之前生成反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差，但是具有這個實施例（圖23）中所述配置的非易失性鎖存電路也能夠借助于與圖19B相似的時序圖來操作。注意，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。此外，在鎖存電路用作差分放大器的情況下能夠執(zhí)行更穩(wěn)定的讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例9]在這個實施例中，將參照圖25來描述作為本文所公開的本發(fā)明的一實施例的非易失性鎖存電路的操作的另一個示例。非易失性鎖存電路的配置與圖23中相同，但時序圖在這個示例中與圖24A和圖24B中不同。接下來，圖25示出在非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期）中以及在非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）中的輸入信號IN、輸出信號OUT、控制信號φLS、時鐘信號φ1和時鐘信號φ2的電位的時序圖的示例。另外，圖25示出數據保存部分401的結點S1和結點S2、鎖存部分411的結點P、鎖存部分411的反相器412和反相器413的電源電壓VDD-L的電位以及電容器404a和電容器404b的每個的另一個電極的電位Vc。結點S1表示電容器404a的電極之一的電位。結點S2表示電容器404b的電極之一的電位。圖25中，周期a、周期b、周期d和周期e各為非易失性鎖存電路400處于操作狀態(tài)的周期（操作周期），而周期c是非易失性鎖存電路400處于停止狀態(tài)的周期（非操作周期）。在周期a和周期e的每個中，非易失性鎖存電路400處于正常操作周期，并且時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位。周期b是在非操作周期之前的準備周期。周期b又稱作下降周期。周期d是非操作周期與正常操作周期的重新開始之間的準備周期。周期d又稱作上升周期。圖25中，周期a和周期b的操作與圖24A和圖24B中相似。隨后，在非操作周期（周期c）中，停止提供電力并且降低鎖存部分411的反相器412和反相器413的電源電壓VDD-L的電位。時鐘信號φ1、時鐘信號φ2和輸入信號IN的電位能夠取VDD與VSS之間的任何值。在這個時間期間，控制信號φLS的電位保持在低電平，使得晶體管402a和晶體管402b截止。例如，電位保持在地電位。在非操作周期（周期c）中，結點S1和結點S2中積聚的電荷通過使晶體管402a和晶體管402b截止來保存（保持）。另外，輸出信號OUT的電位保持在低電平。此外，結點P的電位逐漸降低。隨后，介于非操作周期與正常操作周期的重新開始之間的準備周期（周期d）開始。在周期d中，在向鎖存部分411的反相器412和反相器413提供電力之前，將時鐘信號φ2的電位固定到高電平，而將時鐘信號φ1的電位固定到低電平。當控制信號φLS在這種狀態(tài)中提供有使晶體管402a和晶體管402b導通的電位時，晶體管402a和晶體管402b導通，并且鎖存部分411提供有結點S1和結點S2中保存的電位。具體來說，將電荷分配到結點S1和反相器412的輸入（結點P）。然后，在控制信號φLS提供有使晶體管402a導通的電位的定時為電容器404a的另一個電極的電位Vc提供預定電位。電位Vc從低電平電位升高到低電平電位與高電平電位之間的電位。因此，反相器412的輸入（結點P）提供有這樣的電位，其中將電容器404a的另一個電極的電位Vc的增加加到通過將電荷分配到反相器412的輸入（結點P）和結點S1來確定的電位。在這里，反相器412的輸入（結點P）的電位升高，并且結點S1的電位降低一定程度。另外，將電荷分配到結點S2和反相器412的輸出（或者提供有輸出信號的布線415）。然后，在控制信號φLS提供有使晶體管402b導通的電位的定時為電容器404b的另一個電極的電位Vc提供預定電位。電位Vc從低電平電位升高到低電平電位與高電平電位之間的電位。因此，反相器412的輸出（或者提供有輸出信號的布線415）提供有這樣的電位，其中將電容器404b的另一個電極的電位Vc的增加加到通過將電荷分配到反相器412的輸出（或者提供有輸出信號的布線415）和結點S2來確定的電位。在這里，反相器412的輸出（或者提供有輸出信號的布線415）的電位以及結點S2的電位通過電容器404b的另一個電極的電位Vc的增加而升高一定程度。在這種狀態(tài)中將電力提供給反相器412和反相器413時，在鎖存部分中，通過反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差，將反相器412的輸入（結點P）的電位設置為高電平，而將反相器412的輸出（或者提供有輸出信號的布線415）的電位設置為低電平。因此，將數據保存部分的數據讀取到鎖存部分，并且鎖存電路的邏輯狀態(tài)能夠恢復到非操作周期的開始之前的邏輯狀態(tài)。當在提供電力之前以這種方式來生成反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差時，鎖存電路能夠用作差分放大器。因此，與圖19B相比，能夠執(zhí)行更穩(wěn)定的讀取。在提供電力并且形成反相器環(huán)路時，結點P和輸出信號OUT各提供有高電平電位或低電平電位，并且電位被保持（數據被鎖存）。然后，結點P的電位和輸出信號OUT的電位分別提供給結點S1和結點S2。因此，結點S1和結點S2再次提供有高電平電位或低電平電位。因此，結點S1和結點S2的電位能夠恢復到變化之前的電位（這個操作又稱作重寫）。此后，電容器的另一個電極的電位Vc恢復到低電平電位。此后，通過為控制信號φLS提供使晶體管402a和晶體管402b截止的電位，來使晶體管402a和晶體管402b截止，并且結點S1和結點S2各變?yōu)楦B(tài)。因此，沒有任何變化地保存結點S1和結點S2中積聚的電荷（保持）。能夠在隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時，重寫結點S1和結點S2中積聚的電荷。因此，結點S1和結點S2中積聚的電荷沒有任何變化地保持到隨后為控制信號φLS提供使晶體管402a和晶體管402b導通的電位的定時。如上所述，數據根據如下方式來讀取到鎖存部分：使得將電荷分配到結點S1和反相器412的輸入（結點P），并且將電荷分配到結點S2和反相器412的輸出（或者提供有輸出信號的布線415）。在結點S1中積聚與高電平電位對應的電荷以及在結點S2中積聚與低電平電位對應的電荷的情況下，在電荷分配之后，反相器412的輸入（結點P）的電位設置成高于反相器412的輸出（或者提供有輸出信號的布線415）的電位，而不依賴于晶體管402a和晶體管402b導通之前的反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）的電位。在結點S1中積聚與低電平電位對應的電荷以及在結點S2中積聚與高電平電位對應的電荷的情況下，在電荷分配之后，反相器412的輸入（結點P）的電位設置成低于反相器412的輸出（或者提供有輸出信號的布線415）的電位，而不依賴于晶體管402a和晶體管402b導通之前的反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）的電位。另外，在電荷分配之后，反相器412的輸入（結點P）的電位和反相器412的輸出（提供有輸出信號的布線415）的電位兩者均沒有設置成過多地降低。例如，兩個電位均設置成使得不低于反相器中包含的晶體管的閾值電壓。為了實現上述方面，優(yōu)選的是，例如，結點S1的電容大于結點P的電容。換言之，優(yōu)選的是，結點S1電連接到的電容器404a的電容大于結點P電連接到的反相器412的輸入電容，（輸入電容對應于反相器的晶體管的柵極電容）。另外，在周期d中，有效的是提供其中電位Vc設置為VDD與VSS之間的值的周期。因此，讀取操作能夠更穩(wěn)定地執(zhí)行。這樣，并非局限于結點P具有低電平電位而輸出信號OUT具有高電平電位的情況，數據在結點P具有高電平電位而輸出信號OUT具有低電平電位的情況下也能夠讀取到鎖存部分。另外，并非局限于在結點S1中積聚與高電平電位對應的電荷的情況，甚至在積聚與低電平電位對應的電荷的情況下數據也能夠讀取到鎖存部分。具體來說，如這個實施例中所述，在控制信號φLS提供有使晶體管402a和晶體管402b導通的電位的定時為電容器的另一個電極的電位Vc提供預定電位，使得讀取操作能夠更穩(wěn)定地執(zhí)行。例如，在電容器404a和電容器404b的電容較小的情況下或者長時間停止提供電力的情況下，難以保持電荷分配之后的反相器412的輸入（結點P）與反相器412的輸出（或者提供有輸出信號的布線415）之間的電位差，并且電荷分配之后的反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）的電位變低。因此，存在讀取的穩(wěn)定性可能降級的可能性。甚至在這類情況下，在電荷分配之后，也能夠通過為電容器404a和電容器404b的每個的另一個電極的電位Vc提供預定電位，來將反相器412的輸入（結點P）和反相器412的輸出（或者提供有輸出信號的布線415）控制為適當電位。因此，能夠執(zhí)行穩(wěn)定讀取。換言之，甚至在電容器具有較小電容并且因而小型化是可能的情況下也能夠執(zhí)行讀取操作。此外，能夠使數據保存周期更長。隨后，時鐘信號φ1和時鐘信號φ2各交替地提供有高電平電位或低電平電位，以便成為正常操作狀態(tài)（周期e）。在正常操作周期（周期e）開始時，時鐘信號φ1和時鐘信號φ2的操作可從與前一個正常操作周期（周期a）的結束時相同的電位（相同狀態(tài)）開始，或者可從周期a的結束時的電位的反相電位（這個反相電位又稱作周期a的后續(xù)狀態(tài)）開始。注意，雖然在這里示出一示例，其中在提供電力之前生成反相器412的輸入與輸出之間的電位差以及反相器413的輸入與輸出之間的電位差，但是具有這個實施例（圖23）中所述配置的非易失性鎖存電路也能夠借助于與圖19B相似的時序圖來操作。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。另外，數據保存部分的電容器的電容能夠降低，并且電容器的大小能夠降低，因而小型化是可能的。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例10]在這個實施例中，將參照圖26來描述包括各作為本文所公開的本發(fā)明的一實施例的多個非易失性鎖存電路的邏輯電路的配置的另一個示例。圖26示出包括各包含鎖存部分411和用于保存鎖存部分的數據的數據保存部分401的兩個非易失性鎖存電路400的邏輯電路的配置。這個邏輯電路稱作D-FF，并且用作CPU或者各種邏輯電路中的寄存器。數據保存部分401的配置與圖22中相似。鎖存部分411的配置是一示例，其中，在圖22的鎖存部分411的配置中，NAND用于第一元件，而拍頻反相器用于第二元件。鎖存部分411包括NAND412和拍頻反相器413。鎖存部分411具有循環(huán)結構，其中NAND412的輸出電連接到拍頻反相器413的輸入，而拍頻反相器413的輸出電連接到NAND412的輸入。另外，鎖存部分411包括模擬開關431。NAND412的輸入之一經由模擬開關431電連接到提供有鎖存電路400的輸入信號的布線414。NAND412的輸出電連接到提供有鎖存電路400的輸出信號的布線415。NAND412的另一個輸入電連接到提供有信號RSTB的布線。模擬開關431提供有時鐘信號以及時鐘信號的反相信號。拍頻反相器413提供有時鐘信號以及時鐘信號的反相信號。圖26中的邏輯電路包括作為上述非易失性鎖存電路400的非易失性鎖存電路400a和非易失性鎖存電路400b。非易失性鎖存電路400a電連接到布線414，該布線414提供有來自前一級的電路的輸入信號的電位。提供有非易失性鎖存電路400a的輸出信號的電位的布線415電連接到提供有非易失性鎖存電路400b的輸入信號的電位的布線414。非易失性鎖存電路400b電連接到向后一級的電路提供非易失性鎖存電路400b的輸出信號的電位的布線415。在非易失性鎖存電路400a中，模擬開關431提供有時鐘信號φ1和時鐘信號φ1的反相信號φ1b，并且拍頻反相器413提供有時鐘信號φ2和時鐘信號φ2的反相信號φ2b。在非易失性鎖存電路400b中，模擬開關431提供有時鐘信號φ2和時鐘信號φ2的反相信號φ2b，并且拍頻反相器413提供有時鐘信號φ1和時鐘信號φ1的反相信號φ1b。借助于使用氧化物半導體作為用于形成溝道形成區(qū)的半導體材料的晶體管，該晶體管用作數據保存部分的開關元件，對于根據這個實施例的非易失性鎖存電路，能夠實現具有寬工作溫度范圍、且甚至在高溫下也穩(wěn)定操作并且其中甚至在切斷電力之后也不會擦除存儲數據的邏輯狀態(tài)的非易失性鎖存電路，或者提供有刷新周期充分長的數據保存部分的鎖存電路。由于數據寫入通過晶體管的切換來執(zhí)行，所以重寫次數基本上不受限制。另外，寫入電壓幾乎等于晶體管的閾值電壓；因此，數據寫入能夠以低電壓來執(zhí)行。此外，電位直接提供給數據保存部分；因此，作為數據來存儲的電荷量的變化能夠抑制為較小，并且數據能夠易于讀取。各種邏輯電路能夠通過使用非易失性鎖存電路來提供。例如，功率消耗能夠通過切斷未使用塊的電力來降低。另外，由于甚至在切斷電力時也存儲邏輯狀態(tài)，所以系統能夠以高速度和低功率在導通電力時啟動或者在切斷電力時終止。這個實施例能夠與任意其它實施例自由組合。[實施例11]接下來，將參照圖27A至圖27E來描述使用氧化物半導體、能夠用作上述實施例（諸如實施例1或實施例2）中的晶體管402的晶體管的制造方法的另一個示例。在這個實施例中，對于使用高度純化的氧化物半導體（特別是具有非晶結構）的情況進行詳細描述。雖然在以下描述中使用頂柵晶體管作為示例，但是晶體管的結構并不局限于此。首先，絕緣層202在底部襯底200之上形成。然后，氧化物半導體層206在絕緣層202之上形成（參見圖27A）。在這里，底部襯底200對應于上述實施例中示出的包括下部的晶體管160等的襯底。關于底部襯底200的細節(jié)，能夠參閱上述實施例。注意，底部襯底200的表面優(yōu)選地盡可能平坦。為了實現這個方面，表面可經過化學機械拋光（CMP）方法等，以使得具有5nm或更小、優(yōu)選地為1nm或更小的峰谷高度，或者2nm或更小、優(yōu)選地為0.4nm或更小的均方根粗糙度（RMS）。絕緣層202用作基底，并且能夠根據與上述實施例中所示的絕緣層168、保護絕緣層144等相似的方式來形成。關于絕緣層202的細節(jié)，能夠參閱上述實施例。注意，優(yōu)選的是形成絕緣層202，以使得包含盡可能少的氫或水。作為氧化物半導體層206，能夠使用任意下列氧化物半導體：作為四成分金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體；作為三成分金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體；作為二成分金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體；或者作為一成分金屬氧化物的In-O基氧化物半導體、Sn-O基氧化物半導體或Zn-O基氧化物半導體。具體來說，當不存在電場時，In-Ga-Zn-O基氧化物半導體材料具有充分高的電阻，并且因而能夠得到充分低的斷態(tài)電流。另外，具有高場效應遷移率，In-Ga-Zn-O基氧化物半導體材料適合于半導體器件。In-Ga-Zn-O基氧化物半導體材料的典型示例由InGaO3（ZnO）m（m>0）來表示。氧化物半導體材料的另一個示例由InMO3（ZnO）m（m>0）來表示，其中M用來代替Ga。在這里，M表示從鎵（Ga）、鋁（Al）、鐵（Fe）、鎳（Ni）、錳（Mn）、鈷（Co）等等中選取的金屬元素的一種或多種。例如，M能夠是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述組成只是從晶體結構所得到的示例。在這個實施例中，采用濺射方法、使用In-Ga-Zn-O基金屬氧化物靶來形成具有非晶結構的氧化物半導體層206。作為用于采用濺射方法來形成氧化物半導體層206的金屬氧化物靶，例如，能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:1[摩爾比]的金屬氧化物靶。此外，也能夠使用組成比為In2O3:Ga2O3:ZnO=1:1:2[摩爾比]的金屬氧化物靶或者組成比為In2O3:Ga2O3:ZnO=1:1:4[摩爾比]的金屬氧化物靶。金屬氧化物靶中的氧化物半導體的相對密度大于或等于80%，優(yōu)選地大于或等于95%，或者更優(yōu)選地大于或等于99.9%。具有高相對密度的金屬氧化物靶的使用使得有可能形成具有致密結構的氧化物半導體層206。其中形成氧化物半導體層206的氣氛優(yōu)選地為稀有氣體（通常為氬）氣氛、氧氣氛或者包含稀有氣體（通常為氬）和氧的混合氣氛。具體來說，優(yōu)選的是使用例如從其中將諸如氫、水、羥基或氫化物之類的雜質去除到少數ppm或更小（優(yōu)選地為少數ppb或更?。┑臐舛鹊母呒兌葰怏w氣氛。在形成氧化物半導體層206時，例如，將襯底保持在控制為降低的壓力下的處理室中，并且將襯底加熱到100℃至550℃（包括兩端）、優(yōu)選地為200℃至400℃（包括兩端）的溫度。然后，將去除了氫、水等的濺射氣體引入處理室中，同時去除處理室中的水分，由此使用上述靶來形成氧化物半導體層206。在加熱襯底的同時來形成氧化物半導體層206，使得氧化物半導體層206中包含的雜質濃度能夠降低。此外，因濺射引起的損壞能夠降低。優(yōu)選地使用捕集真空泵，以便去除處理室中的水分。例如，能夠使用低溫泵、離子泵或鈦升華泵。備選地，也可使用提供有冷阱的渦輪泵。由于從采用低溫泵所排空的處理室中去除氫、水等，所以氧化物半導體層206中的雜質濃度能夠降低。氧化物半導體層206能夠在例如下列條件下形成：襯底與靶之間的距離為170mm；壓力為0.4Pa；直流（DC）功率為0.5kW；以及氣氛為氧（氧流量的比例為100%）、氬（氬流量的比例為100%）或者包含氧和氬的混合氣氛。注意，優(yōu)選的是使用脈沖直流（DC）電源，因為能夠降低灰塵（例如在膜形成時所形成的粉末物質），并且能夠降低厚度分布。氧化物半導體層206的厚度為2nm至200nm（包括兩端），優(yōu)選地為5nm至30nm（包括兩端）。注意，氧化物半導體層的適當厚度根據待使用的氧化物半導體材料、半導體器件的預期目的等等而有所不同；因此，厚度可根據材料、預期目的等等來確定。注意，在氧化物半導體層206采用濺射方法來形成之前，優(yōu)選地執(zhí)行反向濺射，其中通過引入氬氣體來生成等離子體，使得去除絕緣層202的表面上的灰塵。在這里，反向濺射是一種方法，其中離子與待處理表面碰撞，使得表面經過修正，與離子與濺射靶碰撞的標準濺射相反。用于使離子與待處理表面碰撞的方法的示例是一種方法，其中高頻電壓在氬氣氛下施加到待處理表面，使得等離子體在襯底附近生成。注意，氮、氦、氧等的氣氛可用來代替氬氣氛。隨后，氧化物半導體層206采用諸如使用掩模的蝕刻之類的方法來處理，由此形成島狀氧化物半導體層206a。作為用于氧化物半導體層206的蝕刻方法，可采用干法蝕刻或濕法蝕刻。不用說，干法蝕刻和濕法蝕刻能夠結合使用。蝕刻條件（例如蝕刻氣體或蝕刻劑、蝕刻時間和溫度）根據材料來適當設置，使得氧化物半導體層能夠蝕刻為預期形狀。關于蝕刻條件的細節(jié)，能夠參閱上述實施例。氧化物半導體層206能夠根據與上述實施例中所示的氧化物半導體層相似的方式來蝕刻。關于蝕刻的細節(jié)，能夠參閱上述實施例。此后，優(yōu)選地對氧化物半導體層206a執(zhí)行熱處理（第一熱處理）。通過第一熱處理，能夠去除氧化物半導體層206a中的過剩氫（包括水和羥基），能夠對齊氧化物半導體層206a的結構，并且能夠降低氧化物半導體層206a中的缺陷。在例如300℃至550℃（包括兩端）或者400℃至550℃（包括兩端）的溫度下執(zhí)行第一熱處理。熱處理能夠根據如下方式來執(zhí)行：例如使得將底部襯底200引入使用電阻加熱元件等的電爐中，并且然后在氮氣氛下以450℃加熱1小時。氧化物半導體層206a在熱處理期間沒有暴露于空氣，使得能夠防止水或氫的進入。熱處理設備并不局限于電爐，而能夠是用于通過來自諸如加熱氣體之類的介質的熱傳導或熱輻射來加熱待處理對象的設備。例如，可使用諸如氣體快速熱退火（GRTA）設備或燈快速熱退火（LRTA）設備之類的快速熱退火（RTA）設備。LRTA設備是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈之類的燈所發(fā)射的光（電磁波）的輻射來加熱待處理對象的設備。GRTA設備是用于使用高溫氣體來執(zhí)行熱處理的設備。作為氣體，使用不會通過熱處理與待處理對象發(fā)生反應的惰性氣體，例如氮或者諸如氬之類的稀有氣體。例如，作為第一熱處理，GRTA過程可按如下所述來執(zhí)行。將襯底放進惰性氣體氣氛，加熱數分鐘，并且從惰性氣體氣氛中取出。GRTA過程實現短時間的高溫熱處理。此外，甚至當溫度超過襯底的溫度上限時，也能夠采用GRTA過程，因為它是短時間的熱處理。注意，惰性氣體氣氛在該過程期間可改變成包含氧的氣氛。這是因為缺氧所引起的缺陷能夠通過在包含氧的氣氛下執(zhí)行第一熱處理來降低。例如，在電爐用于第一熱處理的情況下，當熱處理溫度下降時，氣氛會改變。例如，熱處理能夠在諸如稀有氣體（例如氦、氖或氬）或氮之類的惰性氣體的氣氛下（以恒定溫度）執(zhí)行，并且當熱處理溫度下降時，氣氛能夠切換到包含氧的氣氛。作為包含氧的氣氛，能夠使用氧氣或者氧氣和氮氣的混合氣體。注意，作為惰性氣體氣氛，優(yōu)選地是采用這樣的氣氛，其包含氮或稀有氣體（例如氦、氖或氬）作為其主要成分但沒有包含水、氫等。例如，引入熱處理設備中的氮或者諸如氦、氖或氬之類的稀有氣體的純度大于或等于6N（99.9999%）、優(yōu)選地大于或等于7N（99.99999%）（即，雜質濃度小于或等于1ppm，優(yōu)選地小于或等于0.1ppm）。在任何情況下，當雜質通過第一熱處理來降低以形成i型或實質i型氧化物半導體層206a時，能夠實現具有優(yōu)良性質的晶體管。注意，還能夠對尚未被處理成島狀氧化物半導體層206a的氧化物半導體層206來執(zhí)行第一熱處理。在那種情況下，在第一熱處理之后，從加熱設備中取出底部襯底200，并且執(zhí)行光刻步驟。具有去除氫或水的效果的第一熱處理又能夠稱作脫水處理、脫氫處理等。能夠例如在形成氧化物半導體層之后或者在源電極或漏電極堆疊在氧化物半導體層206a之上之后，執(zhí)行脫水處理或脫氫處理。這種脫水處理或脫氫處理可執(zhí)行一次或多次。隨后，導電層形成為與氧化物半導體層206a相接觸。然后，源電極或漏電極208a和源電極或漏電極208b通過有選擇地蝕刻導電層來形成（參見圖27B）。這個步驟與上述實施例中所述的用于形成源電極或漏電極142a等的步驟相似。關于該步驟的細節(jié)，能夠參閱上述實施例。隨后，形成與氧化物半導體層206a的一部分相接觸的柵極絕緣層212（參見圖27C）。關于柵極絕緣層212的細節(jié)，能夠參閱上述實施例中的柵極絕緣層的描述。在形成柵極絕緣層212之后，第二熱處理優(yōu)選地在惰性氣體氣氛或氧氣氛下執(zhí)行。熱處理在200℃至450℃（包括兩端）、優(yōu)選地在250℃至350℃（包括兩端）的溫度下執(zhí)行。例如，熱處理可在氮氣氛下以250°C執(zhí)行1小時。第二熱處理能夠降低晶體管的電特性的變化。在柵極絕緣層212包含氧的情況下，通過將氧提供給氧化物半導體層206a以降低氧化物半導體層206a的缺氧，還能夠形成i型（本征）或實質i型氧化物半導體層。注意，雖然在這個實施例中，第二熱處理緊接形成柵極絕緣層212之后執(zhí)行，但是第二熱處理的定時并不局限于此。隨后，柵電極214在柵極絕緣層212之上與氧化物半導體層206a重疊的區(qū)域中形成（參見圖27D）。能夠通過在柵極絕緣層212之上形成導電層并且然后有選擇地對導電層形成圖案，來形成柵電極214。關于柵電極214的細節(jié)，能夠參閱上述實施例中的柵電極的描述。隨后，層間絕緣層216和層間絕緣層218在柵極絕緣層212和柵電極214之上形成（參見圖27E）。能夠采用PVD方法、CVD方法等來形成層間絕緣層216和層間絕緣層218。層間絕緣層216和層間絕緣層218能夠使用包括諸如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。注意，雖然在這個實施例中使用層間絕緣層216和層間絕緣層218的疊層結構，但是本文所公開的本發(fā)明的一實施例并不局限于此。也能夠使用單層結構或者包括三層或更多層的疊層結構。注意，層間絕緣層218優(yōu)選地形成為使得具有平面化的表面。這是因為當層間絕緣層218形成為使得具有平面化的表面時，電極、布線等能夠在層間絕緣層218之上有利地形成。通過上述步驟，完成包括高度純化氧化物半導體層206a的晶體管250。圖27E所示的晶體管250包括下列元件：氧化物半導體層206a，隔著絕緣層202設置在底部襯底200之上；電連接到氧化物半導體層206a的源電極或漏電極208a和源電極或漏電極208b；覆蓋氧化物半導體層206a、源電極或漏電極208a和源電極或漏電極208b的柵極絕緣層212；柵極絕緣層212之上的柵電極214；柵極絕緣層212和柵電極214之上的層間絕緣層216；以及層間絕緣層216之上的層間絕緣層218。在這個實施例所示的晶體管250中，氧化物半導體層206a經過高度純化。因此，氧化物半導體層206a中的氫濃度小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于或等于1×1016/cm3。另外，與典型硅晶圓的載流子密度（大約為1×1014/cm3）相比，氧化物半導體層206a的載流子密度充分低（例如小于1×1012/cm3，優(yōu)選地小于1×1011/cm3）。因此，能夠得到充分低的斷態(tài)電流。例如，當漏極電壓VD為+1V或+10V并且柵極電壓VG的范圍是從-5V至-20V時，斷態(tài)電流在室溫下小于或等于1×10-13A。此外，上述晶體管具有常斷晶體管的特性。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄漏電流要小許多。例如，每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm。這樣，通過使用高度純化和本征氧化物半導體層206a，晶體管的斷態(tài)電流能夠充分降低。注意，在這個實施例中，雖然晶體管250用作上述實施例中所示的晶體管402，但是本文所公開的本發(fā)明無需被理解為局限于那種情況。例如，當氧化物半導體的電特征充分增加時，氧化物半導體能夠用于包括集成電路中包含的晶體管的所有晶體管。在這種情況下，不一定采用上述實施例中所示的疊層結構，并且半導體器件能夠使用例如諸如玻璃襯底之類的襯底來形成。這個實施例中所述的結構、方法等能夠與其它實施例中所述的任意結構、方法等適當組合。[實施例12]接下來，將參照圖28A至圖28E來描述使用氧化物半導體、能夠用作上述實施例（諸如實施例1或實施例2）中的晶體管402的晶體管的制造方法的另一個示例。在這個實施例中，對于以下情況進行詳細描述：作為氧化物半導體層，使用具有結晶區(qū)域的第一氧化物半導體層，以及通過從第一氧化物半導體層的結晶區(qū)域的晶體生長來得到的第二氧化物半導體層。雖然在以下描述中使用頂柵晶體管作為示例，但是晶體管的結構并不局限于此。首先，絕緣層302在底部襯底300之上形成。隨后，第一氧化物半導體層在絕緣層302之上形成，并且然后經過第一熱處理，使得至少包括第一氧化物半導體層的表面的區(qū)域結晶，由此形成第一氧化物半導體層304（參見圖28A）。在這里，底部襯底300對應于上述實施例中示出的包括下部的晶體管160等的襯底。關于底部襯底300的細節(jié)，能夠參閱上述實施例。注意，底部襯底300的表面的平面度在這個實施例中特別重要，因為它對于均勻晶體生長是不可缺少的。為了得到具有優(yōu)選結晶度的氧化物半導體層，底部襯底300的表面可具有1nm或更小、優(yōu)選地為0.2nm或更小的峰谷高度，或者0.5nm或更小、優(yōu)選地為0.1nm或更小的均方根粗糙度（RMS）。絕緣層302用作基底，并且能夠根據與上述實施例中所示的絕緣層168、保護絕緣層144等相似的方式來形成。關于絕緣層302的細節(jié)，能夠參閱上述實施例。注意，優(yōu)選的是形成絕緣層302，以使得包含盡可能少的氫或水。第一氧化物半導體層304能夠根據與上述實施例中所示的氧化物半導體層206相似的方式來形成。關于第一氧化物半導體層304及其制造方法的細節(jié)，能夠參閱上述實施例。注意，在這個實施例中，第一氧化物半導體層304通過第一熱處理來有意結晶；因此，第一氧化物半導體層304優(yōu)選地使用易于引起結晶的金屬氧化物靶來形成。例如，能夠使用ZnO。此外，還優(yōu)選的是使用In-Ga-Zn-O基氧化物，其中，金屬元素（In、Ga、Zn）中的Zn的比例大于或等于60%，因為包含高濃度的Zn的In-Ga-Zn-O基氧化物易于結晶。第一氧化物半導體層304的厚度優(yōu)選地為3nm至15nm（包括兩端），并且在這個實施例中例如為5nm。注意，氧化物半導體層304的適當厚度根據待使用的氧化物半導體材料、半導體器件的預期目的等等而有所不同；因此，厚度可根據材料、預期目的等等來確定。第一熱處理在450℃至850℃（包括兩端）、優(yōu)選地在550℃至750℃（包括兩端）的溫度下執(zhí)行。第一熱處理的時間優(yōu)選地為1分鐘至24小時（包括兩端）。溫度和時間根據氧化物半導體的種類或組成比而有所不同。另外，優(yōu)選地在沒有包含氫或水的氣氛（諸如充分去除了水的氮、氧或稀有氣體（例如氦、氖或氬）的氣氛）下執(zhí)行第一熱處理。熱處理設備并不局限于電爐，而能夠是用于通過來自諸如加熱氣體之類的介質的熱傳導或熱輻射來加熱待處理對象的設備。例如，可使用諸如氣體快速熱退火（GRTA）設備或燈快速熱退火（LRTA）設備之類的快速熱退火（RTA）設備。LRTA設備是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈之類的燈所發(fā)射的光（電磁波）的輻射來加熱待處理對象的設備。GRTA設備是用于使用高溫氣體來執(zhí)行熱處理的設備。作為氣體，使用不會通過熱處理與待處理對象發(fā)生反應的惰性氣體，例如氮或者諸如氬之類的稀有氣體。通過上述第一熱處理，使至少包括第一氧化物半導體層的表面的區(qū)域結晶。結晶區(qū)域根據如下方式來形成：使得晶體生長從第一氧化物半導體層的表面朝第一氧化物半導體層的內部進行。注意，在一些情況下，結晶區(qū)域包括平均厚度為2nm至10nm（包括兩端）的板狀晶體。在一些情況下，結晶區(qū)域還包括一種晶體，該晶體具有與氧化物半導體層的表面基本上平行的a-b表面，并且其中c軸沿基本上垂直于氧化物半導體層的表面的方向來定向。在這里，“基本上平行的方向”表示平行方向的±10°之內的方向，而“基本上垂直的方向”表示垂直方向的±10°之內的方向。通過其中形成結晶區(qū)域的第一熱處理，優(yōu)選地去除第一氧化物半導體層中的氫（包括水或羥基）。為了去除氫等，可在具有6N（99.9999%）或以上的純度（即，雜質濃度小于或等于1ppm）、更優(yōu)選地為7N（99.99999%）或以上的純度（即，雜質濃度小于或等于0.1ppm）的氮、氧或稀有氣體（例如氦、氖或氬）的氣氛下執(zhí)行第一熱處理。備選地，第一熱處理可在具有20ppm或更小、優(yōu)選地為1ppm或更小的包含H2O的超干空氣中執(zhí)行。此外，通過其中形成結晶區(qū)域的第一熱處理，優(yōu)選地將氧提供給第一氧化物半導體層。能夠通過例如將熱處理的氣氛改變成氧氣氛，來將氧提供給第一氧化物半導體層。這個實施例中的第一熱處理如下所述：通過氮氣氛下以700℃進行1小時的熱處理，從氧化物半導體層中去除氫等，并且然后將氣氛改變成氧氣氛，使得將氧提供給第一氧化物半導體層的內部。注意，第一熱處理的主要目的是形成結晶區(qū)域；因此，用于去除氫等的熱處理或者用于提供氧的處理可單獨執(zhí)行。例如，能夠在用于去除氫等的熱處理和用于提供氧的處理之后執(zhí)行用于結晶的熱處理。通過這種第一熱處理，形成結晶區(qū)域，去除氫（包括水和羥基）等，并且能夠得到提供有氧的第一氧化物半導體層304。隨后，在至少在其表面上包括結晶區(qū)域的第一氧化物半導體層304之上形成第二氧化物半導體層305（參見圖28B）。第二氧化物半導體層305能夠根據與上述實施例中所示的氧化物半導體層206相似的方式來形成。關于第二氧化物半導體層305及其制造方法的細節(jié)，能夠參閱上述實施例。注意，第二氧化物半導體層305優(yōu)選地形成為比第一氧化物半導體層304要厚。此外，第二氧化物半導體層305優(yōu)選地形成為使得第一氧化物半導體層304和第二氧化物半導體層305的總厚度為3nm至50nm（包括兩端）。注意，氧化物半導體層的適當厚度根據待使用的氧化物半導體材料、半導體器件的預期目的等等而有所不同；因此，厚度可根據材料、預期目的等等來確定。優(yōu)選地使用具有相同主要成分并且還在結晶之后具有密集晶格常數（晶格失配小于或等于1%）的材料，來形成第二氧化物半導體層305和第一氧化物半導體層304。這是因為，在第二氧化物半導體層305的晶格中，在使用具有相同主要成分的材料的情況下晶體生長易于從第一氧化物半導體層304的結晶區(qū)域進行。另外，具有相同主要成分的材料的使用實現有利的界面物理性質或電特性。注意，在期望膜質量通過結晶來得到的情況下，第二氧化物半導體層305可使用這樣的材料來形成，該材料具有與第一氧化物半導體層304的材料的主要成分不同的主要成分。隨后，對第二氧化物半導體層305執(zhí)行第二熱處理，由此晶體生長從第一氧化物半導體層304的結晶區(qū)域進行，并且形成第二氧化物半導體層306（參見圖28C）。第二熱處理在450℃至850℃（包括兩端）、優(yōu)選地在600℃至700℃（包括兩端）的溫度下執(zhí)行。第二熱處理的時間為1分鐘至100小時（包括兩端），優(yōu)選地為5小時至20小時（包括兩端），并且通常為10小時。注意，第二熱處理還優(yōu)選地在沒有包含氫或水的氣氛下執(zhí)行。氣氛的細節(jié)和第二熱處理的效果與第一熱處理相似。能夠使用的熱處理設備也與第一熱處理的設備相似。例如，在第二熱處理中，電爐在溫度上升時填充有氮氣氛，以及電爐在溫度下降時填充有氧氣氛，由此能夠在氮氣氛下去除氫等，并且能夠在氧氣氛下提供氧。通過上述第二熱處理，晶體生長能夠從第一氧化物半導體層304的晶體區(qū)域進行到整個第二氧化物半導體層305，使得能夠形成第二氧化物半導體層306。另外，有可能形成從其中去除了氫（包括水和羥基）等并且向其提供了氧的第二氧化物半導體層306。此外，第一氧化物半導體層304的結晶區(qū)域的取向能夠通過第二熱處理來改進。例如，在In-Ga-Zn-O基氧化物半導體材料用于第二氧化物半導體層306的情況下，第二氧化物半導體層306能夠包括由InGaO3（ZnO）m（m>0，并且m不是自然數）所表示的晶體、由In2Ga2ZnO7（In:Ga:Zn:O=2:2:1:7）所表示的晶體等。這類晶體通過第二熱處理來定向，使得c軸處于基本上垂直于第二氧化物半導體層306的表面的方向。在這里，上述晶體包括In、Ga和Zn的任一種，并且能夠被認為具有與c軸和b軸平行的多層的疊層結構。具體來說，上述晶體具有其中包含In的層和沒有包含In的層（包含Ga或Zn）的層沿c軸方向堆疊的結構。在In-Ga-Zn-O基氧化物半導體層晶體中，包含In的層、即沿平行于a軸和b軸的方向的層具有有利的導電率。這是因為In-Ga-Zn-O基氧化物半導體晶體中的導電主要由In來控制，并且In原子的5s軌道與相鄰In原子的5s軌道重疊，使得形成載流子通路。此外，在第一氧化物半導體層304在與絕緣層302的界面處包括非晶區(qū)的情況下，通過第二熱處理，在一些情況下晶體生長從第一氧化物半導體層304的表面上形成的結晶區(qū)域朝第一氧化物半導體層的底部進行，以便結晶非晶區(qū)。注意，在一些情況下，非晶區(qū)仍然取決于絕緣層302的材料、熱處理條件等。在第一氧化物半導體層304和第二氧化物半導體層305使用具有相同主要成分的氧化物半導體材料來形成的情況下，在一些情況下，第一氧化物半導體層304和第二氧化物半導體層306具有相同的晶體結構，如圖28C所示。因此，雖然在圖28C中由虛線表示，但是第一氧化物半導體層304與第二氧化物半導體層306之間的邊界在一些情況下無法區(qū)分，使得第一氧化物半導體層304和第二氧化物半導體層306能夠被認為是同一層。隨后，第一氧化物半導體層304和第二氧化物半導體層306采用諸如使用掩模的蝕刻之類的方法來處理，由此形成島狀第一氧化物半導體層304a和島狀第二氧化物半導體層306a（參見圖28D）。作為用于第一氧化物半導體層304和第二氧化物半導體層306的蝕刻方法，可采用干法蝕刻或濕法蝕刻。不用說，干法蝕刻和濕法蝕刻能夠結合使用。蝕刻條件（例如蝕刻氣體或蝕刻劑、蝕刻時間和溫度）根據材料來適當設置，使得氧化物半導體層能夠蝕刻為預期形狀。第一氧化物半導體層304和第二氧化物半導體層306能夠根據與上述實施例中所示的氧化物半導體層相似的方式來蝕刻。關于蝕刻的細節(jié)，能夠參閱上述實施例。成為溝道形成區(qū)的氧化物半導體層的區(qū)域優(yōu)選地具有平面化的表面。例如，第二氧化物半導體層的表面優(yōu)選地在與柵電極重疊的區(qū)域（溝道形成區(qū)）中具有1nm或更小（更優(yōu)選地為0.2nm或更?。┑姆骞雀叨取ｋS后，導電層形成為與第二氧化物半導體層306a相接觸。然后，源電極或漏電極308a和源電極或漏電極308b通過有選擇地蝕刻導電層來形成（參見圖28D）。源電極或漏電極308a和源電極或漏電極308b能夠根據與上述實施例中所示的源電極或漏電極142a和源電極或漏電極142b相似的方式來形成。關于源電極或漏電極308a和源電極或漏電極308b的細節(jié)，能夠參閱上述實施例。在圖28D所示的步驟中，在一些情況下，使第一氧化物半導體層304a和第二氧化物半導體層306a的側表面上的晶體層進入非晶狀態(tài)，該晶體層與源電極或漏電極308a和源電極或漏電極308b相接觸。隨后，形成與第二氧化物半導體層306a的一部分相接觸的柵極絕緣層312。能夠采用CVD方法、濺射方法來形成柵極絕緣層312。然后，柵電極314在柵極絕緣層312之上與第一氧化物半導體層304a和第二氧化物半導體層306a重疊的區(qū)域中形成。此后，層間絕緣層316和層間絕緣層318在柵極絕緣層312和柵電極314之上形成（參見圖28E）。柵極絕緣層312、柵電極314、層間絕緣層316和層間絕緣層318能夠根據與上述實施例中所示的柵極絕緣層等相似的方式來形成。關于柵極絕緣層312、柵電極314、層間絕緣層316和層間絕緣層318的細節(jié)，能夠參閱上述實施例。在形成柵極絕緣層312之后，第三熱處理優(yōu)選地在惰性氣體氣氛或氧氣氛下執(zhí)行。第三熱處理在200℃至450℃（包括兩端）、優(yōu)選地在250℃至350℃（包括兩端）的溫度下執(zhí)行。例如，熱處理可在包含氧的氣氛下以250°C執(zhí)行1小時。第三熱處理能夠降低晶體管的電特性的變化。在柵極絕緣層312包含氧的情況下，通過將氧提供給第二氧化物半導體層306a以降低第二氧化物半導體層306a的缺氧，還能夠形成i型（本征）或實質i型氧化物半導體層。注意，雖然在這個實施例中，第三熱處理在形成柵極絕緣層312之后執(zhí)行，但是第三熱處理的定時并不局限于此。此外，在氧通過諸如第二熱處理之類的其它處理來提供給第二氧化物半導體層的情況下，可省略第三熱處理。能夠通過在柵極絕緣層312之上形成導電層并且然后有選擇地對導電層形成圖案，來形成柵電極314。關于柵電極314的細節(jié)，能夠參閱上述實施例中的柵電極的描述。能夠采用PVD方法、CVD方法等來形成層間絕緣層316和層間絕緣層318。層間絕緣層316和層間絕緣層318能夠使用包括諸如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁或氧化鉭之類的無機絕緣材料的材料來形成。注意，雖然在這個實施例中使用層間絕緣層316和層間絕緣層318的疊層結構，但是本文所公開的本發(fā)明的一實施例并不局限于此。也能夠使用單層結構或者包括三層或更多層的疊層結構。注意，層間絕緣層318優(yōu)選地形成為使得具有平面化的表面。這是因為當層間絕緣層318形成為使得具有平面化的表面時，電極、布線等能夠在層間絕緣層318之上有利地形成。通過上述步驟，完成晶體管350。晶體管350使用第一氧化物半導體層304a，以及第二氧化物半導體層306a，其通過從第一氧化物半導體層304a的結晶區(qū)域的晶體生長來得到。圖28E所示的晶體管350包括下列元件：第一氧化物半導體層304a，隔著絕緣層302設置在底部襯底300之上；設置在第一氧化物半導體層304a之上的第二氧化物半導體層306a；電連接到第二氧化物半導體層306a的源電極或漏電極308a和源電極或漏電極308b；覆蓋第二氧化物半導體層306a、源電極或漏電極308a和源電極或漏電極308b的柵極絕緣層312；柵極絕緣層312之上的柵電極314；柵極絕緣層312和柵電極314之上的層間絕緣層316；以及層間絕緣層316之上的層間絕緣層318。在這個實施例所示的晶體管350中，第一氧化物半導體層304a和第二氧化物半導體層306a經過高度純化。因此，第一氧化物半導體層304a和第二氧化物半導體層306a中的氫濃度小于或等于5×1019/cm3，優(yōu)選地小于或等于5×1018/cm3，更優(yōu)選地小于或等于5×1017/cm3，以及進一步優(yōu)選地小于或等于1×1016/cm3。另外，與典型硅晶圓的載流子密度（大約為1×1014/cm3）相比，第一氧化物半導體層304a和第二氧化物半導體層306a的載流子密度充分低（例如小于1×1012/cm3，優(yōu)選地小于1×1011/cm3）。因此，能夠得到充分低的斷態(tài)電流。例如，當漏極電壓VD為+1V或+10V并且柵極電壓VG的范圍是從-5V至-20V時，斷態(tài)電流在室溫下小于或等于1×10-13A。此外，上述晶體管具有常斷晶體管的特性。因此，泄漏電流、即柵電極與源電極之間的電壓大約為0V的狀態(tài)下的斷態(tài)電流，比使用硅的晶體管的泄漏電流要小許多。例如，每單位溝道寬度的泄漏電流在室溫下小于或等于10aA/μm。這樣，通過使用高度純化和本征第一氧化物半導體層304a和第二氧化物半導體層306a，晶體管的斷態(tài)電流能夠充分降低。此外，在這個實施例中，作為氧化物半導體層，使用具有結晶區(qū)域的第一氧化物半導體層304a，以及第二氧化物半導體層306a，其通過從第一氧化物半導體層304a的結晶區(qū)域的晶體生長來得到。因此，能夠增加場效應遷移率，并且能夠實現具有有利電特性的晶體管。注意，在這個實施例中，雖然晶體管350用作上述實施例中所示的晶體管402，但是本文所公開的本發(fā)明無需被理解為局限于那種情況。例如，這個實施例中所示的晶體管350使用具有結晶區(qū)域的第一氧化物半導體層304a，以及第二氧化物半導體層306a，其通過從第一氧化物半導體層304a的結晶區(qū)域的晶體生長來得到，并且因而具有高場效應遷移率。因此，氧化物半導體能夠用于包括集成電路中包含的晶體管的所有晶體管。在這種情況下，不一定采用上述實施例中所示的疊層結構，并且半導體器件能夠使用例如諸如玻璃襯底之類的襯底來形成。這個實施例中所述的結構、方法等能夠與其它實施例中所述的任意結構、方法等適當組合。[實施例13]在這個實施例中，將參照圖29A至圖29F來描述其上安裝了使用根據任意上述實施例的非易失性鎖存電路的半導體器件的電子裝置的示例。其上安裝了根據任意上述實施例的非易失性鎖存電路的半導體器件的電子裝置具有優(yōu)良特性，這是常規(guī)技術中無法看到的。因此，有可能提供具有新結構的電子裝置，該新結構采用使用非易失性鎖存電路的半導體器件。注意，使用根據任意上述實施例的非易失性鎖存電路的的半導體器件被集成并且安裝在電路板等之上，以便安裝在電子裝置上。圖29A示出膝上型個人計算機，其中包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件。膝上型個人計算機包括主體1301、殼體1302、顯示部分1303、鍵盤1304等。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于膝上型個人計算機，來提供具有優(yōu)良性能的膝上型個人計算機。圖29B示出便攜數字助理（PDA），其中包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件。主體1311包括顯示部分1313、外部接口1315、操作鍵1314等。此外，指示筆（stylus）1312作為操作配件來提供。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于便攜數字助理（PDA），來提供具有優(yōu)良性能的便攜數字助理（PDA）。圖29C示出電子書閱讀器1320，作為包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件的電子紙的示例。電子書閱讀器1320包括兩個殼體：殼體1321和殼體1323。殼體1321通過鉸鏈1337與殼體1323相結合，使得電子書閱讀器1320能夠使用鉸鏈1337作為軸來開啟和閉合。這種結構允許電子書閱讀器1320用作紙書。殼體1321包括顯示部分1325，以及殼體1323包括顯示部分1327。顯示部分1325和顯示部分1327能夠顯示連續(xù)圖像或不同圖像。用于顯示不同圖像的結構允許文本在右顯示部分（圖29C中的顯示部分1325）來顯示，并且允許圖像在左顯示部分（圖29C中的顯示部分1327）來顯示。圖29C示出殼體1321包括操作部分等的情況的示例。例如，殼體1321包括電源開關1331、操作鍵1333、揚聲器1335等。操作鍵1333允許翻頁。注意，鍵盤、指示裝置等也可設置在其上設置顯示部分的殼體的表面。此外，外部連接端子（耳機端子、USB端子、能夠連接到諸如AC適配器和USB纜線等各種纜線的端子等等）、記錄介質插入部分等等可設置在殼體的背面或側表面上。電子書閱讀器1320還能夠用作電子詞典。另外，電子書閱讀器1320可具有能夠無線傳送和接收數據的結構。通過無線通信，能夠從電子書籍服務器購買和下載期望的書籍數據等等。注意，電子紙能夠在任何領域中使用，只要顯示數據。例如，電子紙能夠應用于海報、諸如火車之類的車輛中的廣告和諸如信用卡之類的各種卡以及電子書閱讀器。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于電子紙，來提供具有優(yōu)良性能的電子紙。圖29D示出蜂窩電話，其中包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件。蜂窩電話包括兩個殼體：殼體1340和殼體1341。殼體1341包括顯示面板1342、揚聲器1343、話筒1344、指示裝置1346、攝像機鏡頭1347、外部連接端子1348等。殼體1340包括用于為蜂窩電話充電的太陽能電池1349、外部存儲器插槽1350等。天線內置于殼體1341中。顯示面板1342包括觸摸屏。顯示為圖像的多個操作鍵1345在圖29D中由虛線示出。注意，蜂窩電話包括用于將從太陽能電池1349所輸出的電壓增加到各電路所需的電壓的升壓電路。除了上述結構之外，非接觸式IC芯片、小記錄裝置等也可內置于蜂窩電話中。顯示面板1342的顯示取向根據應用模式適當地發(fā)生變化。此外，攝像機鏡頭1347設置在與顯示面板1342相同的表面上，使得蜂窩電話能夠用作視頻電話。揚聲器1343和話筒1344能夠用于視頻電話呼叫、記錄和播放聲音等以及語音呼叫。此外，如同圖29D中那樣展開的殼體1340和殼體1341能夠通過滑動來相互重疊。因此，蜂窩電話能夠采取供便攜使用的適當尺寸。外部連接端子1348可連接到AC適配器以及諸如實現對蜂窩電話的充電和數據通信的USB纜線之類的各種纜線。此外，較大量數據能夠通過將記錄介質插入外部存儲器插槽1350來保存和移動。除了上述功能之外，還可提供紅外通信功能、電視接收功能等。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于蜂窩電話，來提供具有優(yōu)良性能的蜂窩電話。圖29E示出數碼相機，其中包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件。數碼相機包括主體1361、顯示部分A1367、目鏡部分1363、操作開關1364、顯示部分B1365、電池1366等。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于數碼相機，來提供具有優(yōu)良性能的數碼相機。圖29F示出電視機，其中包括使用根據任意上述實施例的非易失性鎖存電路的半導體器件。電視機1370包括提供有顯示部分1373的殼體1371。圖像可在顯示部分1373顯示。在這里，殼體1371由支架1375來支承。電視機1370能夠通過殼體1371中包含的操作開關或者單獨設置的遙控器1380進行操作。頻道和音量能夠通過遙控器1380中包含的操作鍵1379來控制，并且因而能夠控制顯示部分1373所顯示的圖像。此外，遙控器1380能夠提供有顯示部分1377，用于顯示從遙控器1380所輸出的數據。注意，電視機1370優(yōu)選地包括接收器、調制解調器等。通過接收器，能夠接收一般電視廣播。此外，當電視機1370通過有線或無線連接經由調制解調器連接到通信網絡時，能夠執(zhí)行單向（從發(fā)射器到接收器）或雙向（在發(fā)射器與接收器之間、接收器之間等）數據通信。能夠通過將根據本文所公開的本發(fā)明的半導體器件應用于電視機，來提供具有優(yōu)良性能的電視機。這個實施例中所述的結構、方法等能夠與其它實施例中所述的任意結構、方法等適當組合。本申請基于2009年12月11日向日本專利局提交的日本專利申請序號2009-282139，通過引用將其完整內容結合于此。