半導體裝置制造方法
【專利摘要】本發(fā)明提供無需設置測試端子而能夠進行測試模式投入的具備錯誤動作較少的測試模式電路的半導體裝置。構成為具備與時鐘同步地比較數(shù)據(jù)輸入端子和數(shù)據(jù)輸出端子的數(shù)據(jù)，并根據(jù)比較結果控制可否投入到測試模式的測試電路。
【專利說明】半導體裝置

【技術領域】
[0001] 本發(fā)明涉及具有測試（test)電路的半導體裝置，更具體涉及用于將半導體裝置投 入到測試模式的測試電路。

【背景技術】
[0002] 在半導體裝置的制造過程中，出貨測試的效率化是維持品質或削減制造成本上有 效的技術。作為測試的效率化的手法，也有與用戶所使用的功能不同地具備僅在測試時使 用的測試模式功能的1C。通過具有測試模式中輸出內部節(jié)點狀態(tài)的功能、統(tǒng)一改寫存儲器 1C的功能等，用戶所需要的功能以外的特別功能，能夠謀求測試的效率化。該測試模式功能 需要在由用戶不能使用的狀態(tài)下實現(xiàn)的手法，需要構思不會錯誤地投入到測試模式的投入 構成。作為對測試模式的投入方法有利用測試端子來實現(xiàn)測試模式功能的方法(例如參照 專利文獻1)。
[0003] 現(xiàn)有技術文獻 專利文獻 專利文獻1 :日本特開2007 - 67180號公報。


【發(fā)明內容】

[0004] 然而，在追加測試端子的方法中對于用戶來說會增加不需要的端子，違背近年的 小面積化趨勢。
[0005] 針對上述課題，本發(fā)明公開了不增加測試端子而錯誤動作較少的投入測試模式的 方法。
[0006] 本發(fā)明的具有測試電路的半導體裝置如下構成。
[0007] -種半導體裝置，其中包括：串聯(lián)連接的多個數(shù)據(jù)寄存器，與時鐘信號同步地將從 數(shù)據(jù)輸入端子輸入的指令數(shù)據(jù)暫時保存；指令解碼器，判別多個數(shù)據(jù)寄存器輸出的數(shù)據(jù)是 正常指令還是測試指令，當數(shù)據(jù)為測試指令的情況下輸出測試指令信號；比較器，與時鐘信 號同步地比較指令數(shù)據(jù)和數(shù)據(jù)輸出端子的數(shù)據(jù)，并將其檢測信號輸出；閂鎖電路，將比較器 輸出的檢測信號設為置位信號；以及邏輯電路，根據(jù)閂鎖電路輸出的信號能夠選擇是否輸 出測試指令信號。
[0008] 依據(jù)本發(fā)明，具有測試電路的半導體裝置，無需設置測試用的端子，且錯誤動作較 少，并能夠進行測試模式投入。由此能夠減少端子數(shù)，并能實現(xiàn)半導體裝置和安裝上的省面 積化。

【專利附圖】

【附圖說明】
[0009] 圖1是本實施方式的具備測試電路的半導體裝置的結構圖； 圖2是其它例子的具備測試電路的半導體裝置的結構圖； 圖3是示出半導體裝置的正常時動作的信號波形； 圖4是本實施方式的測試電路的測試模式投入時的信號波形； 圖5是本實施方式的其它例子的測試電路的測試模式投入時的信號波形。

【具體實施方式】
[0010] 圖1是本實施方式的具備測試電路的半導體裝置的結構圖。
[0011] 本實施方式的半導體裝置的電路構成包括：時鐘輸入端子101、數(shù)據(jù)輸入端子 102、數(shù)據(jù)輸出端子103、具備多個數(shù)據(jù)寄存器104的寄存器組105、比較器106、閂鎖器107、 指令解碼器108、輸出緩沖器112。
[0012] 寄存器組105具備串聯(lián)連接的數(shù)據(jù)寄存器104,與輸入到時鐘輸入端子101的時 鐘SCK同步地將數(shù)據(jù)輸入端子102的指令數(shù)據(jù)SDI的值暫時保存、輸出。指令解碼器108 從寄存器組105輸出的數(shù)據(jù)的值，判別預先規(guī)定的正常指令及測試指令。比較器106與時 鐘SCK的上升沿同步地，比較數(shù)據(jù)輸入端子102的指令數(shù)據(jù)SDI和數(shù)據(jù)輸出端子103的數(shù) 據(jù)SD0。閂鎖器107輸入比較器106的輸出信號ΜΙ0,并輸出測試指令禁止信號D _ TEST。 數(shù)據(jù)輸出端子103具備輸出緩沖器112。
[0013] 對本實施方式的具備測試電路的半導體裝置的動作進行說明。
[0014] 圖3是示出半導體裝置的正常時動作的信號波形。
[0015] 時鐘SCK輸入至時鐘輸入端子101。對數(shù)據(jù)輸入端子102輸入與時鐘SCK同步的 正常指令的指令數(shù)據(jù)SDI。指令數(shù)據(jù)SDI從寄存器組105輸出，由指令解碼器108被判斷為 正常指令。然后，半導體裝置根據(jù)正常指令決定其動作。
[0016] 在正常時動作中，數(shù)據(jù)輸入端子102和數(shù)據(jù)輸出端子103互相獨立或通過電阻來 連接，因此在半導體裝置接收指令的狀態(tài)下，數(shù)據(jù)輸入端子和數(shù)據(jù)輸出端子的值一致或者 重復不一致和一致。比較器106與時鐘SCK的上升沿同步地，比較數(shù)據(jù)輸入端子102的指 令數(shù)據(jù)SDI和數(shù)據(jù)輸出端子103的數(shù)據(jù)SD0,當數(shù)據(jù)一致時，將輸出信號ΜΙ0置位于例如高 電平。閂鎖器107根據(jù)輸出信號ΜΙ0而置位，以不輸出測試指令信號111的方式向邏輯電 路110輸出測試指令禁止信號D _ TEST。
[0017] 如以上說明地，正常時，輸入到數(shù)據(jù)輸入端子102的正常指令的指令數(shù)據(jù)SDI由指 令解碼器108解碼，作為正常指令信號109而輸出。而且，由于邏輯電路110不輸出測試指 令信號111，所以半導體裝置維持正常動作。
[0018] 圖4是本實施方式的測試電路的測試模式投入時的信號波形。
[0019] 在將半導體裝置投入到測試模式的情況下，將與時鐘SCK同步的測試指令的指令 數(shù)據(jù)SDI輸入到數(shù)據(jù)輸入端子102,且，將在時鐘SCK上升沿時與測試指令不一致的數(shù)據(jù) SD0,輸入到數(shù)據(jù)輸出端子103。比較器106比較數(shù)據(jù)輸入端子和數(shù)據(jù)輸出端子的數(shù)據(jù)，但是 由于始終繼續(xù)不一致的狀態(tài)，所以不會輸出測試指令禁止信號D_TEST。而且，指令解碼器 108在指令數(shù)據(jù)SDI被判別為測試指令時從邏輯電路110輸出測試指令信號111，能夠將半 導體裝置投入到測試模式。
[0020] 再者，本實施方式的測試電路的比較器106也可以構成為比較指令數(shù)據(jù)SDI和數(shù) 據(jù)SD0,當數(shù)據(jù)不一致時，將輸出信號ΜΙ0置位于例如高電平。其它的信號的邏輯只要能滿 足功能，就不會特別限定于圖3、圖4。
[0021] 圖2是其它例子的具備測試電路的半導體裝置的結構圖。
[0022] 圖2的測試電路追加了第二比較器206,并將閂鎖器107變更為閂鎖器207。
[0023] 第二比較器206在時鐘SCK的下降沿時，比較數(shù)據(jù)輸入端子102的指令數(shù)據(jù)SDI 和數(shù)據(jù)輸出端子103的數(shù)據(jù)SD0,當這些數(shù)據(jù)不一致的情況下將輸出信號MI02置位于高電 平。閂鎖器207輸入比較器106的輸出信號MI01和第二比較器206的輸出信號MI02,在任 一信號為高電平的情況下輸出測試指令禁止信號D _ TEST。
[0024] 圖5是本實施方式的其它例子的測試電路的測試模式投入時的信號波形。
[0025] 在將半導體裝置投入到測試模式的情況下，將與時鐘SCK同步的測試指令輸入到 數(shù)據(jù)輸入端子102,且，將在時鐘SCK的上升沿時與測試指令不一致、在時鐘SCK的下降沿 時與測試指令一致的數(shù)據(jù)SD0輸入到數(shù)據(jù)輸出端子103。比較器106比較數(shù)據(jù)輸入端子和 數(shù)據(jù)輸出端子的數(shù)據(jù)，但是由于始終繼續(xù)不一致的狀態(tài)，所以不會輸出測試指令禁止信號D _ TEST。比較器206比較數(shù)據(jù)輸入端子和數(shù)據(jù)輸出端子的數(shù)據(jù)，但是由于始終繼續(xù)一致的 狀態(tài)，所以不會輸出測試指令禁止信號D _ TEST。因而，指令解碼器108在指令數(shù)據(jù)SDI被 判別為測試指令時從邏輯電路110輸出測試指令信號111，能夠將半導體裝置投入到測試 模式。
[0026] 依據(jù)本實施方式的具備測試電路的半導體裝置，能夠進一步減少錯誤動作。
[0027] 如以上說明地，依據(jù)本實施方式的具備測試電路的半導體裝置，能夠提供無需追 加新的用于將半導體裝置投入到測試模式的端子，而且測試模式投入方法中錯誤動作的可 能性較少、可靠性高的半導體裝置。
[0028] 再者，本實施方式的測試電路的比較器106和第二比較器206將輸出信號MI01和 輸出信號MI02置位的條件、或其它的信號的邏輯只要能滿足功能，就不會特別限定于圖5。
[0029] 符號說明 101時鐘輸入端子；102數(shù)據(jù)輸入端子；103數(shù)據(jù)輸出端子；104數(shù)據(jù)寄存器；105寄 存器組；106比較器；107閂鎖器；108指令解碼器；109正常指令信號；110邏輯電路； 111測試指令信號；112輸出緩沖器；206第二比較器；207閂鎖器。
【權利要求】
1. 一種半導體裝置，其特征在于，包括： 時鐘輸入端子，輸入時鐘信號； 指令數(shù)據(jù)輸入端子，輸入指令數(shù)據(jù)； 數(shù)據(jù)輸出端子，輸出數(shù)據(jù)； 串聯(lián)連接的多個數(shù)據(jù)寄存器，與所述時鐘信號同步地將從所述數(shù)據(jù)輸入端子輸入的所 述指令數(shù)據(jù)暫時保存； 指令解碼器，判別所述多個數(shù)據(jù)寄存器輸出的數(shù)據(jù)是正常指令還是測試指令，在所述 數(shù)據(jù)為測試指令的情況下輸出測試指令信號； 比較器，與所述時鐘信號同步地，比較輸入到所述數(shù)據(jù)輸入端子的指令數(shù)據(jù)和所述數(shù) 據(jù)輸出端子的數(shù)據(jù)，輸出其檢測信號； 閂鎖電路，將所述比較器輸出的檢測信號設為置位信號；以及 邏輯電路，根據(jù)所述閂鎖電路輸出的信號，能夠選擇是否輸出所述測試指令信號。
2. 根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述比較器在所述時鐘信號的上升沿時，比較輸入到所述數(shù)據(jù)輸入端子的指令數(shù)據(jù)和 所述數(shù)據(jù)輸出端子的數(shù)據(jù)。
3. 根據(jù)權利要求2所述的半導體裝置，其特征在于，具備 第二比較器，在所述時鐘信號的下降沿時，比較輸入到所述數(shù)據(jù)輸入端子的指令數(shù)據(jù) 和所述數(shù)據(jù)輸出端子的數(shù)據(jù)， 所述閂鎖電路將所述比較器輸出的檢測信號和所述第二比較器輸出的檢測信號設為 置位信號。
【文檔編號】G11C29/08GK104123967SQ201410170910
【公開日】2014年10月29日 申請日期:2014年4月25日 優(yōu)先權日:2013年4月25日
【發(fā)明者】岡智博 申請人:精工電子有限公司