專利名稱：Ddr3信號(hào)端接結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，更具體地說(shuō)，本發(fā)明涉及一種DDR3信號(hào)端接結(jié)構(gòu)。
背景技術(shù)：
在計(jì)算機(jī)領(lǐng)域，隨著處理器性能的不斷提升，對(duì)主存的性能要求也越來(lái)越高，帶來(lái)了存儲(chǔ)器的容量和速度的不斷提升。DRAM存儲(chǔ)器(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)每隔2-3年，容量就會(huì)增加一倍，DRAM的速率大約每隔三年增加一倍，這個(gè)步伐也與CPU的發(fā)展水平相適應(yīng)。SDRAM (同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)時(shí)代，已經(jīng)經(jīng)歷了 DDR (Double Data Rate，雙倍速率)、DDR2(Double Data Rate 2)兩個(gè)系列產(chǎn)品，目前正是DDR3 (Double Data Rate 3)技術(shù)占據(jù)主流。DDR3 采用 I. 5V 接口的 SSTL (STUB SERIES TERMINATED LOGIC，短截線串聯(lián)端接·邏輯)電路，DDR3的信號(hào)傳輸速率高達(dá)1066Mbps-2133Mbps，信號(hào)擺幅降低，信號(hào)的噪聲余量相對(duì)I. 8V的DDR2進(jìn)一步縮小，對(duì)系統(tǒng)的噪聲抑制要求更嚴(yán)。DDR3存儲(chǔ)器的輸入輸出緩沖器(Buffer)內(nèi)部有片上端接(On Die Termination,ODT)的支持，支持120歐姆、60歐姆、40歐姆、30歐姆和20歐姆多種阻值。存儲(chǔ)控制器的輸入輸出Buffer緩沖器的內(nèi)部一般也有片上端接(ODT)。圖I示意性地示出了根據(jù)現(xiàn)有技術(shù)的DDR3信號(hào)端接結(jié)構(gòu)。如圖I所示，該DDR3信號(hào)端接結(jié)構(gòu)包括存儲(chǔ)器控制器DQS差分輸入輸出緩沖器MC_DQSI0_buffer以及DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器DDR3_DQSI0_buffer。其中，存儲(chǔ)器控制器DQS差分輸入輸出緩沖器MC_DQSI0_buffer包括第一片上端接ODTl、以及與第一片上端接ODTl相連的第一片DQS差分信號(hào)輸入緩沖B12和第一片DQS差分信號(hào)輸出緩沖BI I。DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器DDR3_DQSI0_buffer包括第二片上端接0DT2、以及與第二片上端接0DT2相連的第二片DQS差分信號(hào)輸入緩沖B21和第二片DQS差分信號(hào)輸出緩沖B22。第一片的DQS差分輸入輸出緩沖MC_DQSI0_buffer通過(guò)印制線路板走線PCB_trace連接至第二片的DQS差分輸入輸出緩沖DDR3_DQSI0_buffer。在對(duì)DDR3存儲(chǔ)器進(jìn)行讀操作時(shí)，存儲(chǔ)器控制器通過(guò)控制使自己的輸入輸出緩沖器的片上端接打開(kāi)；而在對(duì)存儲(chǔ)器進(jìn)行寫(xiě)操作時(shí)，存儲(chǔ)器控制器通過(guò)控制使DDR3存儲(chǔ)器端的片上端接打開(kāi)。由于DDR3的速率高，信號(hào)擺幅低，信號(hào)的噪聲余量較小。但是，DDR3的DQS信號(hào)由于受反射和外界噪聲干擾的影響，信號(hào)上會(huì)有毛刺和過(guò)沖等現(xiàn)象。其中DQS信號(hào)是源同步時(shí)鐘，在對(duì)存儲(chǔ)器讀操作時(shí)，是與存儲(chǔ)器數(shù)據(jù)輸出同步的脈沖信號(hào)，即讀時(shí)鐘信號(hào)。在實(shí)際應(yīng)用中，由于DDR3的DQS信號(hào)受反射和外界噪聲干擾的影響，甚至可能會(huì)導(dǎo)致接收電路認(rèn)錯(cuò)DQS的信號(hào)狀態(tài)，從而使得數(shù)據(jù)存取的計(jì)數(shù)錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種DDR3信號(hào)端接結(jié)構(gòu)，其能抑制DDR3DQS信號(hào)的反射噪聲，并使DDR3信號(hào)不受外界噪聲的干擾，避免敏感接收電路認(rèn)錯(cuò)DQS信號(hào)的信號(hào)狀態(tài)，以保證數(shù)據(jù)信號(hào)的正確傳輸。根據(jù)本發(fā)明，提供了一種DDR3信號(hào)端接結(jié)構(gòu)，其包括存儲(chǔ)器控制器DQS差分輸入輸出緩沖器以及DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器；其中，存儲(chǔ)器控制器DQS差分輸入輸出緩沖器包括第一片上端接、以及與第一片上端接相連的第一片DQS輸入緩沖和第一片DQS輸出緩沖；其中，DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器包括第二片上端接、以及與第二片上端接相連的第二片DQS輸入緩沖和第二片DQS輸出緩沖；其中，第一片DQS輸入輸出緩沖通過(guò)印制線路板走線連接至第二片DQS輸入輸出緩沖。優(yōu)選地，所述DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第一片DQS差分輸入輸出緩沖的DQS_N引腳、另一端連接至第一片DQS輸入輸出緩沖器的電源電壓的上拉電阻。優(yōu)選地，所述DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第一片DQS差分輸入輸出緩沖的DQS_P引腳、另一端接地的下拉電阻。
優(yōu)選地，所述DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第二片DQS差分輸入輸出緩沖的DQS_P引腳、另一端連接至第二片DQS輸入輸出緩沖的DQS_N引腳的附加電阻。優(yōu)選地，上拉電阻的阻值等于下拉電阻的阻值。優(yōu)選地，上拉電阻的阻值為400歐。優(yōu)選地，下拉電阻的阻值為400歐。優(yōu)選地，附加電阻的阻值小于上拉電阻的阻值。優(yōu)選地，附加電阻的阻值小于下拉電阻的阻值。優(yōu)選地，附加電阻的阻值為240歐或80歐。本發(fā)明提供了一種DDR3信號(hào)端接結(jié)構(gòu)，其能抑制DDR3 DQS信號(hào)的反射噪聲，并使DDR3信號(hào)不受外界噪聲的干擾，避免敏感接收電路認(rèn)錯(cuò)DQS信號(hào)的信號(hào)狀態(tài)，以保證數(shù)據(jù)信號(hào)的正確傳輸。


結(jié)合附圖，并通過(guò)參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中圖I示意性地示出了根據(jù)現(xiàn)有技術(shù)的DDR3信號(hào)端接結(jié)構(gòu)。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)。圖3示意性地示出了根據(jù)現(xiàn)有技術(shù)的DDR3信號(hào)端接結(jié)構(gòu)以及根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)在進(jìn)行讀操作時(shí)的DQS信號(hào)仿真波。需要說(shuō)明的是，附圖用于說(shuō)明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)，其中示意性地示出了一種抑制高速DDR3信號(hào)噪聲的端接結(jié)構(gòu)。
如圖2所示，根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)包括存儲(chǔ)器控制器DQS差分輸入輸出緩沖器MC_DQSIO_buffer以及DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器DDR3_DQSI0_buffero其中，存儲(chǔ)器控制器DQS差分輸入輸出緩沖器MC_DQSIO_buffer包括第一片上端接ODTl、以及與第一片上端接ODTl相連的第一片DQS差分信號(hào)輸入緩沖B12和第一片DQS差分信號(hào)輸出緩沖B11。其中，DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器DDR3_DQSI0_buffer包括第二片上端接0DT2、以及與第二片上端接0DT2相連的第二片DQS差分信號(hào)輸入緩沖B21和第二片DQS差分信號(hào)輸出緩沖B22。其中，第一片的DQS差分輸入輸出緩沖MC_DQSIO_buffer通過(guò)印制線路板走線PCB_trace連接至第二片的DQS差分輸入輸出緩沖DDR3_DQSI0_buffer。
優(yōu)選地，與現(xiàn)有技術(shù)不同的是，例如，如圖2所示，根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第一片DQS差分輸入輸出緩沖的信號(hào)線DQS_N1(DQS_N引腳)、另一端連接至DQS差分輸入輸出緩沖器的電源電壓VDDQ的上拉電阻Rup。具體地說(shuō)，一個(gè)差分輸入輸出緩沖(10 buffer)，對(duì)外連接的管腳(pin)有兩個(gè)，一個(gè)是正的信號(hào)管腳(如這兒的DQS P)，一個(gè)是負(fù)的信號(hào)管腳(如這兒的DQS N)，圖I和圖2中的空心圓圈即表示該信號(hào)引腳是負(fù)的信號(hào)引腳。而且，優(yōu)選地，與現(xiàn)有技術(shù)不同的是，例如，如圖2所示，根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第一片DQS差分信號(hào)的輸入輸出緩沖的信號(hào)線DQS_P1(DQS_P引腳)、另一端接地GND的下拉電阻Rdown。例如，優(yōu)選地，在具體示例中，上拉電阻Rup的阻值等于下拉電阻Rdown的阻值。例如，優(yōu)選地，在具體示例中，上拉電阻Rup的阻值為400歐。例如，優(yōu)選地，在具體示例中，下拉電阻Rdown的阻值為400歐。此外，優(yōu)選地，與現(xiàn)有技術(shù)不同的是，例如，如圖2所示，根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)還包括一端連接至第二片DQS差分輸入輸出緩沖的信號(hào)線DQS_P2 (DQS_P引腳)、另一端連接至第二片DQS差分信號(hào)輸入輸出緩沖的信號(hào)線DQS_N2 (DQS_N引腳)的附加電阻Rmiddle。例如，優(yōu)選地，在具體示例中，附加電阻Rmiddle的阻值小于上拉電阻Rup的阻值例如，優(yōu)選地，在具體示例中，附加電阻Rmiddle的阻值小于下拉電阻Rdown的阻值。例如，優(yōu)選地，在具體示例中，附加電阻Rmiddle的阻值為240歐或80歐。優(yōu)選地，附加電阻Rmiddle的阻值介于240歐至80歐之間。需要說(shuō)明的是，雖然給出了上拉電阻Rup的阻值、下拉電阻Rdown的阻值以及附加電阻Rmiddle的阻值的具體示例，但是，本領(lǐng)域技術(shù)人員可以理解的是，上述具體阻值僅僅優(yōu)選示例，但是顯然可以根據(jù)具體應(yīng)用情況選擇適當(dāng)?shù)碾娮柚?。由此，根?jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)至少具有下述技術(shù)效果I)當(dāng)兩邊的驅(qū)動(dòng)器都沒(méi)有驅(qū)動(dòng)DQS信號(hào)線時(shí)，DQS信號(hào)線處于浮空狀態(tài)，易受外界噪聲干擾；為了解決這一問(wèn)題，根據(jù)根據(jù)本發(fā)明實(shí)施例，在存儲(chǔ)器控制器端，可以在第一片DQS差分輸入輸出緩沖的信號(hào)線DQS_N1通過(guò)一個(gè)上拉電阻將信號(hào)線DQS_N1的電壓上拉到輸入輸出緩沖器的電源電壓VDDQ，由此，通過(guò)增加上拉電阻，可以使DQS_N1信號(hào)固定在指定電平，使之不易受外界噪聲的干擾。2)類似地，當(dāng)兩邊的驅(qū)動(dòng)器都沒(méi)有驅(qū)動(dòng)DQS信號(hào)線時(shí)，DQS信號(hào)線處于浮空狀態(tài)，易受外界噪聲干擾；為了解決這一問(wèn)題，根據(jù)根據(jù)本發(fā)明實(shí)施例，在存儲(chǔ)器控制器端，在第一片DQS差分輸入輸出緩沖的信號(hào)線DQS_P1通過(guò)下拉電阻將信號(hào)線DQS_P1的電壓下拉到接地GND，由此，通過(guò)增加下拉電阻，可以使DQS_P1信號(hào)固定在指定電平，使之不易受外界噪聲的干擾。3)當(dāng)對(duì)存儲(chǔ)器讀操作時(shí)，DDR3存儲(chǔ)器端端輸入輸出緩沖器對(duì)DQS信號(hào)的驅(qū)動(dòng)由輸出態(tài)變?yōu)楦咦钁B(tài)時(shí)，會(huì)帶來(lái)DQS信號(hào)線上的過(guò)沖，過(guò)沖信號(hào)易被存控接收為錯(cuò)誤狀態(tài)；為了解決這一問(wèn)題，在DDR3存儲(chǔ)器端的DQS差分輸入輸出緩沖的信號(hào)線DQS_P2與信號(hào)線DQS_N2之間跨接了一個(gè)附加電阻Rmiddle ;通過(guò)在DDR3存儲(chǔ)器端跨接一個(gè)附加電阻Rmiddle，當(dāng)反射的過(guò)沖信號(hào)傳回DDR3存儲(chǔ)器端時(shí)，反射可被吸收，從而降低過(guò)沖的幅度。綜上所述，本發(fā)明實(shí)施例提供了一種DDR3信號(hào)端接結(jié)構(gòu)，其能抑制DDR3 DQS信號(hào) 的反射噪聲，并使DDR3信號(hào)不受外界噪聲的干擾，避免敏感接收電路認(rèn)錯(cuò)DQS信號(hào)的信號(hào)狀態(tài)，以保證數(shù)據(jù)信號(hào)的正確傳輸。圖3示意性地示出了根據(jù)現(xiàn)有技術(shù)的DDR3信號(hào)端接結(jié)構(gòu)在進(jìn)行讀操作時(shí)的DQS信號(hào)仿真波形Cl、以及根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)在進(jìn)行讀操作時(shí)的DQS信號(hào)仿真波形C2。通過(guò)比較根據(jù)現(xiàn)有技術(shù)的DDR3信號(hào)端接結(jié)構(gòu)在進(jìn)行讀操作時(shí)的DQS信號(hào)仿真波形Cl以及根據(jù)本發(fā)明實(shí)施例的DDR3信號(hào)端接結(jié)構(gòu)在進(jìn)行讀操作時(shí)的DQS信號(hào)仿真波形C2，可以看出，通過(guò)采用本發(fā)明實(shí)施例所述的上述抑制措施，DQS信號(hào)波形平穩(wěn)，過(guò)沖幅度降低明顯。此外，需要說(shuō)明的是，說(shuō)明書(shū)中的術(shù)語(yǔ)“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說(shuō)明書(shū)中的各個(gè)組件、元素、步驟等，而不是用于表示各個(gè)組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等?？梢岳斫獾氖?，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種DDR3信號(hào)端接結(jié)構(gòu)，其特征在于包括存儲(chǔ)器控制器DQS差分輸入輸出緩沖器以及DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器； 其中，存儲(chǔ)器控制器DQS差分輸入輸出緩沖器包括第一片上端接、以及與第一片上端接相連的第一片DQS輸入緩沖和第一片DQS輸出緩沖； 其中，DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器包括第二片上端接、以及與第二片上端接相連的第二片DQS輸入緩沖和第二片DQS輸出緩沖； 其中，第一片DQS差分輸入輸出緩沖通過(guò)印制線路板走線連接至第二片DQS差分輸入輸出緩沖。
2.根據(jù)權(quán)利要求I所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于還包括一端連接至第一片DQS差分輸入輸出緩沖的DQS_N引腳、另一端連接至第一片DQS差分輸入輸出緩沖器的電源電壓的上拉電阻。
3.根據(jù)權(quán)利要求I或2所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于還包括一端連接至第一片DQS差分輸入輸出緩沖的DQS_P引腳、另一端接地的下拉電阻。
4.根據(jù)權(quán)利要求I至3之一所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于還包括一端連接至第二片DQS差分輸入輸出緩沖的DQS_P引腳、另一端連接至第二片DQS差分輸入輸出緩沖的DQS_N引腳的附加電阻。
5.根據(jù)權(quán)利要求3或4所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，上拉電阻的阻值等于下拉電阻的阻值。
6.根據(jù)權(quán)利要求3或4所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，上拉電阻的阻值為400歐。
7.根據(jù)權(quán)利要求3或4所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，下拉電阻的阻值為400歐。
8.根據(jù)權(quán)利要求4或5所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，附加電阻的阻值小于上拉電阻的阻值。
9.根據(jù)權(quán)利要求4或5所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，附加電阻的阻值小于下拉電阻的阻值。
10.根據(jù)權(quán)利要求4或5所述的DDR3信號(hào)端接結(jié)構(gòu)，其特征在于，附加電阻的阻值為240歐或80歐。
全文摘要
本發(fā)明提供了一種DDR3信號(hào)端接結(jié)構(gòu)。存儲(chǔ)器控制器DQS差分輸入輸出緩沖器包括第一片上端接、以及與第一片上端接相連的第一片輸入緩沖和第一片輸出緩沖；DDR3存儲(chǔ)器DQS差分輸入輸出緩沖器包括第二片上端接、以及與第二片上端接相連的第二片輸入緩沖和第二片輸出緩沖；第一片的輸入輸出緩沖通過(guò)印制線路板走線連接至第二片的輸入輸出緩沖。上拉電阻的一端連接至第一片輸入輸出緩沖的DQS_N引腳、另一端連接至輸入輸出緩沖器的電源電壓。下拉電阻的一端連接至第一片的輸入輸出緩沖的DQS_P引腳、另一端接地。附加電阻的一端連接至第二片的輸入輸出緩沖器的DQS_P引腳、另一端連接至第二片輸入輸出緩沖器的DQS_N引腳。
文檔編號(hào)G11C7/10GK102915756SQ20121038073
公開(kāi)日2013年2月6日 申請(qǐng)日期2012年10月9日 優(yōu)先權(quán)日2012年10月9日
發(fā)明者丁亞軍, 劉耀, 王彥輝, 賈福楨, 王玲秋, 呂春陽(yáng) 申請(qǐng)人:無(wú)錫江南計(jì)算技術(shù)研究所