專利名稱：用于無源uhfrfid芯片的eeprom讀取裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子技術(shù)領(lǐng)域，涉及半導體集成電路的電可擦除可編程只讀存儲器 EEPR0M,具體是一種EEPROM讀取裝置，可用于無源超高頻射頻識別UHF RFID標簽芯片電路。
背景技術(shù)：
隨著無源UHF RFID標簽芯片研究的不斷深入，原有的很多技術(shù)難題已經(jīng)被攻克， 但作為UHF RFID標簽芯片主流存儲單元和記憶體的EEPR0M，由于其工藝特殊性和設計的復雜性，依然制約著無源UHF RFID前進的步伐，特別是EEPROM數(shù)據(jù)讀取裝置，一直是限制無源UHF RFID研究和走向?qū)嶋H應用的瓶頸。傳統(tǒng)的EEPROM讀取裝置由讀取電路和存儲單元陣列組成，其中存儲單元陣列用于存儲需要保存的數(shù)據(jù)，讀取電路用于讀取存儲單元保存的數(shù)據(jù)。傳統(tǒng)讀取電路一般采用電流檢測的方法，該檢測方法結(jié)構(gòu)復雜，并且一般需要一個參考電流Iref來區(qū)分存儲單元浮柵存儲的數(shù)據(jù)信號，該參考電流為了保證足夠的區(qū)分度以及抗干擾能力，一般不低于ΙΟμΑ，功耗較高。同時，由于存儲單元浮柵的工藝偏差、浮柵器件特性的退化，以及參考電流Iref偏差等原因，導致EEPROM讀取電路區(qū)分度下降，甚至完全失效，盡管近年來文獻發(fā)表的EEPROM讀取電路對該問題提出了相應的解決方案，但均值功耗和峰值功耗均較高，不適用于無源UHF RFID標簽芯片。近年來，雖然提出了一系列適用于無源UHF RFID標簽芯片的EEPROM讀取電路，但由于這些讀取電路存在從電源到地的直流通路，因此功耗依然較高，即超過2 μ Α。同時，對存儲單元浮柵的工藝偏差、浮柵器件特性退化和峰值功耗較大的問題也沒有提出相應的解決方案，因此也不能很好的用于無源UHF RFID標簽芯片。

發(fā)明內(nèi)容
本發(fā)明的目的是針對上述已有技術(shù)的不足，提出一種適應用于無源UHF RFID芯片的EEPROM讀取裝置及讀取方法，在無需參考電流的情況下，減小均值功耗和峰值功耗，抑制了浮柵的工藝偏差和浮柵器件特性的退化，滿足無源UHF RFID標簽芯片的要求。為實現(xiàn)上述目的，本發(fā)明的讀取裝置包括讀取模塊100和存儲單元陣列104，兩者之間通過位線BL連接，其特征在于讀取模塊100，用于實現(xiàn)對存儲單元陣列(104)的讀取操作，包括讀取控制邏輯電路101，用于為讀取單元陣列103產(chǎn)生控制信號，并輸出復位信號 rst、預充電信號enpch與鎖存信號enlat，它包括第一延遲電路201、第二延遲電路202、第三延遲電路206、第一反相器203、第二反相器207、異或門204、enpch信號驅(qū)動電路205、或門208和與非門209，該enpch信號驅(qū)動電路205，通過PMOS管301和NMOS管302構(gòu)成的反相器驅(qū)動，且PMOS管301采用柵寬大于柵長的正比管，NMOS管(302)采用柵寬小于柵長的倒比管；該異或門204的一個輸入端接到邊沿自檢測電路102的輸出控制信號latch ；該第一延遲電路201的輸入端接讀時鐘信號CLKR ；邊沿自檢測電路102，用于檢測讀取單元陣列103的數(shù)據(jù)信號DBO的第一個翻轉(zhuǎn)信號，并將該信號延遲，產(chǎn)生控制信號latch，提供給讀取控制邏輯電路101 ；讀取單元陣列 103，用于讀取EEPROM存儲單元的數(shù)據(jù)，其數(shù)據(jù)信號DBO連接到邊沿自檢測電路102 ；EEPROM存儲單元陣列104，用于存儲相關(guān)的數(shù)據(jù)，對該存儲單元陣列的讀取操作以一頁為基本單位；該存儲單元陣列的容量大小為lKbits，分為32頁，每頁的大小為1個， 即每16個存儲單元組成一頁；同一頁中所有存儲單元的字線WL短接，不同頁相同地址的存儲單元的位線BL短接，該字線WL總共有32根，分別編號為WL0、WL1、……、WL31 ；位線總共 16 根，分別編號為 BL0、BL1、BL2、......、BL15。所述的第一延遲電路201將讀時鐘信號CLKR延遲并分為兩路信號第一路信號經(jīng)過第一反相器203后輸出到與非門209 ；第二路信號經(jīng)過第二延遲電路202延遲后連接到或非門204，并與邊沿自檢測電路102的輸出控制信號latch進行或非操作；與非門209將第一反相器203的輸出和或非門204的輸出信號進行與非操作后輸出鎖存信號enlat ；所述的第三延遲電路206將讀時鐘信號CLKR延遲后連接到第二反相器207，或門 208將讀時鐘信號CLKR與反相器207的輸出經(jīng)過或操作后輸出復位信號rst ；所述的enpch信號驅(qū)動電路205將讀時鐘信號CLKR緩沖后輸出預充電信號 enpcho所述的讀取單元陣列103，由16個相同的讀取單元SA并列組成，編號分別為SA0、 SAU……、SA15 ；每個讀取單元SA設有相同的復位信號rst、預充電信號enpch和鎖存信號enlat ；每個讀取單元SA設有不同的位線信號，分別為BL_0、BL_1、……、BL_15 ；每個讀取單元SA設有不同的數(shù)據(jù)信號，分別為DBOJK DB0_1、……、DB0_15 ；每個讀取單元SA的復位信號rst、預充電信號enpch與鎖存信號enlat分別短接； 每個讀取單元SA的位線信號BL_0、BL_1、……、BL_15均連接到讀取單元陣列104 ；每個讀取單元SA的數(shù)據(jù)信號DBOJK DB0_1、……、DB0_15均連接到邊沿自檢測電路102。所述的邊沿自檢測電路102，包括5個與非門501，502，503，504，505、延遲電路 506、第一反相器507、第二反相器508 ；第一與非門501的輸入端分別連接讀取單元陣列103的輸出信號DBOJK DB0_1、 DB0_2、DB0_3 ；第二與非門502的輸入端分別連接讀取單元陣列103的輸出信號DB0_4、 DB0_5、DB0_6、DB0_7 ；第三與非門503的輸入端分別連接讀取單元陣列103的輸出信號 DB0_8、DB0_9、DB0_10、DB0_11 ；第四與非門304的輸入分別連接讀取單元陣列103的輸出信號DB0_12、DB0_13、DB0_14、DB0_15 ；第五與非門505的輸入端連接第一與非門501、第二與非門502、第三與非門503和第四與非門504 ；這五個與非門完成數(shù)據(jù)信號DBO的第一個跳變沿的檢測，并由第五與非門505輸出，輸出信號經(jīng)延遲電路06延遲后，產(chǎn)生輸出控制信號Iatchlatch反饋回讀取單元陣列103。為實現(xiàn)上述目的，本發(fā)明的讀取方法，包括如下步驟l)tl時刻，讀時鐘信號CLKR拉高，地址信號Address無效，讀取單元SA的第一 PMOS管401打開，將電位檢測信號Det預充電至電源電位；2) t2時刻，讀時鐘信號CLKR拉低，地址信號Address有效，讀取單元SA的第一 PMOS管401關(guān)斷，讀取控制邏輯101產(chǎn)生復位信號rst，將讀取單元陣列103復位，使其數(shù)據(jù)信號DBO置為電源電位；同時讀取單元陣列103依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)進行如下操作2a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“1”，即所有存儲單元的浮柵帶負電荷，則讀取單元陣列104的位線BL的電壓均保持電源電位，其電位檢測信號Det也保持電源電位；2b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，即至少有一個存儲單元的浮柵不帶負電荷，則對應存儲單元SA的位線BL的電壓下降，其電位檢測信號Det隨之下降；3)t3時刻，經(jīng)過讀取控制邏輯101中的第一延遲電路201和第二延遲電路202延遲后，讀取單元SA的第二 PMOS管404和第四NMOS管407打開，開始檢測數(shù)據(jù)；同時讀取單元陣列103依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)進行如下操作；3a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“ 1 ”，則其電位檢測信號Det也保持電源電位，其數(shù)據(jù)信號DBO也保持電源電位；3b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，當電位檢測信號Det的電壓下降至靈敏放大器的翻轉(zhuǎn)電壓后，存儲單元SA數(shù)據(jù)信號DBO被拉低；4) t4時刻，讀取控制邏輯101、邊沿自檢測電路102和讀取單元陣列103依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)進行如下操作4a)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，則對應存儲數(shù)據(jù)“0”的讀取單元SA的數(shù)據(jù)信號DBO被拉低，且被邊沿自檢測電路102檢測，并經(jīng)過其延遲電路506的延遲后，在t5時刻產(chǎn)生控制信號latch，同時將讀取控制邏輯101鎖存信號enlat拉低，讀取單元陣列103進入鎖存狀態(tài)，輸出有效數(shù)據(jù)；4b)若被選頁中所有存儲單元均存儲數(shù)據(jù)“1”，則讀取單元陣列103的數(shù)據(jù)輸出信號DBO保持電源電位，邊沿自檢測電路102的控制信號latch和讀取控制邏輯101中的鎖存信號enlat也保持電源電位，讀取單元陣列103輸出有效數(shù)據(jù)“FFFH1” ；5) t6時亥lj，讀時鐘信號CLKR信號拉高，開始下一個讀取周期。本發(fā)明與現(xiàn)有EEPROM讀取裝置相比，具有如下優(yōu)點(1)本發(fā)明由于通過時序控制，使讀取單元第一 PMOS管401打開時地址Address 無效，而在地址Address有效時，讀取單元第一 PMOS管401關(guān)閉，消除了從電源到地的直流通路，同時由于該EEPROM讀取裝置不需要參考電流源Iref，因此降低了均值功耗；(2)本發(fā)明由于通過在讀取控制邏輯101中采用第一延遲電路201和第二延遲電路202，使得電位檢測信號Det在充分放電后，才打開讀取單元，避免了中間狀態(tài)的功耗；(3)本發(fā)明由于通過將enpch驅(qū)動電路205中的NMOS管502設計為倒比管，使得預充電PMOS管401緩慢打開，保證了較小的峰值功耗；(4)本發(fā)明由于邊沿自檢測電路102只有在其檢測到存儲數(shù)據(jù)“0”的讀取單元 SA數(shù)據(jù)信號DBO被拉低，并經(jīng)過其延遲電路506的延遲后，才將讀取控制邏輯的鎖存信號 enlat拉低，使得讀取單元陣列103進入鎖存狀態(tài)的時間隨著存儲單元浮柵的特性同時變化，抑制了存儲單元浮柵的工藝偏差和浮柵特性退化。


圖1是本發(fā)明的EEPROM讀取裝置電路框圖2是本發(fā)明裝置中的讀取控制邏輯電路原理圖；圖3是本發(fā)明中的邊沿自檢測電路原理圖；圖4是本發(fā)明中的讀取單元陣列框圖；圖5是本發(fā)明中的enpch信號驅(qū)動電路框圖；圖6是本發(fā)明的讀取裝置中存儲單元存儲數(shù)據(jù)為“0”時的讀取方法時序圖；圖7是本發(fā)明的讀取裝置中存儲單元存儲數(shù)據(jù)為“1”時的讀取方法時序圖
具體實施例方式下面結(jié)合附圖和實例對本發(fā)明進行詳細描述。參照圖1所示，本發(fā)明的EEPROM讀取裝置包括讀取模塊100和存儲單元陣列 104，兩者之間通過位線BL連接，其中讀取模塊100，用于實現(xiàn)對存儲單元陣列104的讀取操作，它包括讀取控制邏輯電路101，邊沿自檢測電路102和讀取單元陣列103。該讀取控制邏輯101的輸入端接讀時鐘信號CLKR，并在該信號的控制下產(chǎn)生復位信號rst、預充電信號enpch與鎖存信號enlat， 這3個信號連接到讀取單元陣列，分別對其進行復位操作、預充電操作和鎖存操作，并在這三個信號的控制下，讀取存儲單元陣列被選中存儲單元的數(shù)據(jù)；該讀取單元陣列103由16 個相同的讀取單元SA并列組成，編號分別為SAO、SAU……、SA15，每個讀取單元SA設有相同的復位信號rst、預充電信號enpch和鎖存信號enlat ；每個讀取單元SA設有不同的位線信號，分別為BL_0、BL_1、……、BL_15 ；每個讀取單元SA設有不同的數(shù)據(jù)信號，分別為 DB0_0、DB0_1、……、DB0_15 ；該邊沿自檢測電路103與讀取單元陣列102的數(shù)據(jù)信號DBO相連，在檢測到讀取單元陣列103的數(shù)據(jù)信號DB0，并將該信號延遲后，產(chǎn)生控制信號latch， 反饋回讀取控制邏輯電路101。該讀取模塊100中的讀取控制邏輯101結(jié)構(gòu)，如圖2所示； 邊沿自檢測電路102結(jié)構(gòu)，如圖4所示；讀取單元SA結(jié)構(gòu)，如圖5所示。存儲單元陣列104，用于存儲相關(guān)的數(shù)據(jù)。在通常的EEPROM中，無論是并行操作還是串行操作，讀寫操作都是以一個Byte為基本單位的，這由EEPROM的基本存儲單元陣列結(jié)構(gòu)所決定。在本發(fā)明中，為了提高存儲單元陣列的讀取速度，以一頁為基本單位對存儲單元陣列進行操作，因此該EEPROM讀取裝置，只需要字線譯碼電路，簡化了譯碼操作。該存儲單元陣列容量大小為lKbits，分為32頁，每頁的大小為1個，即每16個存儲單元組成一頁； 同一頁中所有存儲單元的字線WL短接，不同頁相同地址的存儲單元的位線BL短接，該字線 WL總共有32根，分別編號為WL0、WL1、……、WL31 ；位線總共16根，分別編號為BLO,BLU BL2、......、BL15。參照圖2所示，本發(fā)明中的讀取控制邏輯電路101，進一步包括第一延遲電路 201、第二延遲電路202、第三延遲電路206、第一反相器203、第二反相器207、異或門204、 enpch信號驅(qū)動電路205、或門208和與非門209。第一延遲電路201和第二延遲電路202對讀時鐘信號CLKR延遲后，送入或非門204，并與邊沿自檢測電路103的輸出控制信號latch 信號進行或非操作后，產(chǎn)生讀出信號Lat，并送入與非門209;將第一延遲電路201和第二延遲電路202延遲時間的長度設為Tdl。同時，為了消除鎖存信號enlat的毛刺，第一延遲電路201延遲將讀時鐘信號CLKR，經(jīng)過第一反相器203反相后，送入與非門209，并與讀出信號Lat進行與非操作后，產(chǎn)生鎖存信號enlat。enpch驅(qū)動電路205將讀時鐘信號CLKR緩沖后，產(chǎn)生預充電信號enpch。第三延遲電路206將讀時鐘信號CLKR延遲，經(jīng)過第二反相器 207反相后，送入或門208，并與讀時鐘信號CLKR相或后產(chǎn)生復位信號rst，該信號為一脈沖信號，其寬度取決于第三延遲電路206延遲時間的長度，且其長度遠小于Tdl。該enpch驅(qū)動電路205結(jié)構(gòu)，如圖3所示。參照圖3所示，本發(fā)明中的enpch驅(qū)動電路，進一步包括PMOS管301和NMOS管 302構(gòu)成的反相器驅(qū)動，其輸出預充電信號enpch接到讀取單元SA中的第一 PMOS管401， 為了降低該PMOS管的峰值電流，將PMOS管301設計為采用柵寬大于柵長的正比管，NMOS管 (302)設計為柵寬小于柵長的倒比管，因此預充電信號enpch緩慢降低，使得第一 PMOS管 401緩慢打開，降低了峰值電流。參照圖4所示，本發(fā)明中的讀取單元SA，主要由3個PMOS管401、404和405，5個 NMOS管402、403、406、407和410，傳輸門409，第一反相器408，第二反相器411及第三反相器412組成。其中第一 PMOS管401用于完成預充電操作，其源極接電源VDD，柵極接預充電信號enpch，漏極接電位檢測信號Det，并與第一 NMOS管402的漏極短接；在外部的讀時鐘信號CLKR被拉高后，預充電信號enpch被拉低，第一 PMOS管401打開，讀取單元進行預充電，將電位檢測信號Det充電至電源電位；同時，為了增強讀取單元的區(qū)分度，引入NMOS管 403，該管403的柵極接電位檢測信號Det，其源極和漏極均接地，形成MOS電容。在整個預充電過程中，由于地址信號Address無效，因此存儲單元處于關(guān)閉狀態(tài)，不存在電源到地的直流通路，由于鎖存信號enlat為地電位，讀取單元SA其他電路被關(guān)斷。第一 NMOS管402 為寫高壓保護保護管，其源極接存儲單元的位線BL，柵極接電源VDD ；在讀時鐘信號CLKR拉低后，預充電操作完成，同時讀取控制邏輯101輸出復位信號rst，該信號接到第五NMOS管 410的柵極，完成對讀取單元SA的復位操作；第一反相器408和傳輸門409的輸入端與鎖存信號enlat相連，輸出NMOS控制信號Latn和PMOS控制信號La^ ；第三PMOS管405與第三 NMOS管406的柵極短接，并連接到電位檢測信號Det，第三PMOS管405與第三NMOS管406 的漏極短接，并連接讀出信號Lat，構(gòu)成讀取單元的靈敏放大器；第二 PMOS管404的漏極連接第三PMOS管405的源極，其柵極連接到PMOS控制信號Latp，第四NMOS管407的漏極連接第三PMOS管405的源極，其柵極連接到NMOS控制信號Latn，以實現(xiàn)對所述靈敏放大器的開關(guān)控制。第二反相器411和第三反相器412首尾連接，且與讀出信號Lat相連，構(gòu)成鎖存器，實現(xiàn)讀出數(shù)據(jù)的鎖存操作，并輸出數(shù)據(jù)信號DB0。當外部讀時鐘信號CLKR被拉低后，依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)開始如下檢測操作當對應存儲單元存儲數(shù)據(jù)為“0”時，電位檢測信號Det開始降低，經(jīng)過時間長度 Tdl后，鎖存信號enlat被拉高，靈敏放大器打開，之后經(jīng)過時間長度T，當電位檢測信號Det 的電位降低至靈敏放大器的翻轉(zhuǎn)電位后，讀取單元輸出數(shù)據(jù)“0”;在鎖存信號enlat被拉低后，數(shù)據(jù)被鎖存器鎖存。所述的時間長度Td2為邊沿自檢測電路102中延遲電路506的延遲時間長度，時間長度T的大小取決于電位檢測信號Det放電速度的快慢如果在鎖存信號 enlat拉高時，電位檢測信號Det就已經(jīng)放電至靈敏放大器的翻轉(zhuǎn)電壓，則T = 0 ；如果由于工藝偏差和存儲單元浮柵特性退化等原因，導致電位檢測信號Det放電速度變化，則T會隨著實際電路的放電速度同時變化，從而較好的抑制溫度偏差，工藝偏差和浮柵特性退化；當對應存儲單元存儲數(shù)據(jù)為“1”時，電位檢測信號Det保持電源電位，同時，經(jīng)過時長Tdl后，鎖存信號enlat拉高，靈敏放大器打開，讀取單元輸出數(shù)據(jù)“1”，鎖存信號enlat維持電源電位，在讀時鐘信號CLKR拉高后，鎖存信號enlat被拉低。參照圖5，本發(fā)明中的邊沿自檢測電路102，主要由5個與非門501、502、503、504、 505，延遲電路506，第一反相器507和第二反相器508組成。第一與非門501的輸入端分別連接讀取單元陣列103的輸出信號DBOJK DB0_1、DB0_2、DB0_3 ；第二與非門502的輸入端分別連接讀取單元陣列103的輸出信號DB0_4、DB0_5、DB0_6、DB0_7 ；第三與非門503的輸入端分別連接讀取單元陣列103的輸出信號DB0_8、DB0_9、DB0_10、DB0_11 ；第四與非門 304的輸入分別連接讀取單元陣列103的輸出信號DB0_12、DB0_13、DB0_14、DB0_15 ；第五與非門505的輸入端連接第一與非門501、第二與非門502、第三與非門503和第四與非門 504。該邊沿自檢測電路102依據(jù)DBOJK DB0_1、……、DB0_15這16個信號中是否存在跳變信號，進行如下操作當DBOJK DB0_1、……、DB0_15這16個信號中只要有一個信號跳變，該跳變信號
就被這五個與非門所檢測，并由第五與非門505輸出一個由高到低的跳變信號，該跳變信號經(jīng)延遲電路506延遲后，產(chǎn)生輸出控制信號latch，并反饋回讀取單元陣列103，之后鎖存信號enlat被拉低，讀取單元陣列的讀出數(shù)據(jù)被鎖存并輸出；當DBOJK DB0_1、……、DB0_15這16個信號中沒有跳變信號，則該邊沿自檢測電路102輸出控制信號latch保持電源電位。參照圖6與圖7，本發(fā)明中EEPROM讀取裝置的讀取方法，包括如下步驟1) tl時刻，讀時鐘信號CLKR被拉高，地址信號Address無效，存儲單元被關(guān)閉，同時讀取單元SA的第一 PMOS管401打開，將電位檢測信號Det預充電至電源電位；該步驟保證了讀取單元SA的第一 PMOS管401和存儲單元不是同時打開，消除了電源到地的電流通路，降低了功耗，同時由于將enpch驅(qū)動電路的NMOS管302設計為柵長大于柵寬的倒比管， 使得預充電信號信號enpch緩慢下降，使得第一 PMOS管401緩慢打開，降低了峰值電流；2) t2時亥lj，讀時鐘信號CLKR被拉低，地址信號Address有效，存儲單元被打開，讀取單元SA的第一 PMOS管401關(guān)斷，同時讀取控制邏輯101產(chǎn)生復位信號rst，將讀取單元陣列103復位，使其數(shù)據(jù)信號DBO置為電源電位，讀取單元陣列(103)依據(jù)存儲單元陣列 104被選頁中存儲的數(shù)據(jù)進行如下操作2a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“1”，即所有存儲單元的浮柵帶負電荷，則讀取單元陣列104的位線BL的電壓均保持電源電位，其電位檢測信號Det也保持電源電位；2b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，即至少有一個存儲單元的浮柵不帶負電荷，則對應存儲單元SA的位線BL的電壓下降，其電位檢測信號Det隨之下降，該步驟保證了讀取單元SA的第一 PMOS管401和存儲單元不是同時打開，消除了電源到地的電流通路，降低了功耗；3)經(jīng)過讀取控制邏輯101中的第一延遲電路201和第二延遲電路202延遲后，在 t3時刻，讀取單元SA的第二 PMOS管404和第四NMOS管407打開，開始檢測數(shù)據(jù)；同時讀取單元陣列103依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)進行如下操作； 3a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“ 1 ”，則其電位檢測信號Det也保持電源電位，其數(shù)據(jù)信號DBO也保持電源電位； 3b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，當電位檢測信號Det的電壓下降至靈敏放大器的翻轉(zhuǎn)電壓后，存儲單元SA數(shù)據(jù)信號DBO被拉低；由于從t2時刻到t3時刻，經(jīng)過延遲Tdl，電位檢測信號Det在充分放電后，才打開讀取單元，避免了中間狀態(tài)的功耗；4)經(jīng)過時間T后，在t4時刻，讀取控制邏輯101、邊沿自檢測電路102和讀取單元陣列103依據(jù)存儲單元陣列104被選頁中存儲的數(shù)據(jù)進行如下操作4a)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，則對應存儲數(shù)據(jù)“0”的讀取單元SA的數(shù)據(jù)信號DBO被拉低，且被邊沿自檢測電路102檢測，并經(jīng)過其延遲電路506的延遲后，在t5時刻產(chǎn)生控制信號latch，同時將讀取控制邏輯101鎖存信號enlat拉低，讀取單元陣列103進入鎖存狀態(tài)，輸出有效數(shù)據(jù)，如圖6所示；4b)若被選頁中所有存儲單元均存儲數(shù)據(jù)“1”，則讀取單元陣列103的數(shù)據(jù)輸出信號DBO保持電源電位，邊沿自檢測電路102的控制信號latch和讀取控制邏輯101中的鎖存信號enlat也保持電源電位，直至外部讀取時鐘信號CLKR再次被拉高，同時讀取單元陣列103輸出有效數(shù)據(jù)“FFFFH”，如圖7所示；延遲電路506的延遲時間長度Td2，保證了在存儲單元陣列104的被選中頁中， 所有存儲數(shù)據(jù)為“0”的存儲單元被讀取單元檢測到之后，才將讀取控制邏輯101鎖存信號 enlat拉低，將讀出數(shù)據(jù)鎖存，消除了該被選中頁中存儲單元的工藝偏差和浮柵特性退化；5) t6時亥lj，讀時鐘信號CLKR信號被拉高，開始下一個讀取周期。
權(quán)利要求
1.一種用于無源UHF RFID芯片的EEPROM讀取裝置，包括讀取模塊(100)和存儲單元陣列(104)，兩者之間通過位線(BL)連接，其特征在于讀取模塊(100)，用于實現(xiàn)對存儲單元陣列(104)的讀取操作，包括讀取控制邏輯電路(101)，用于為讀取單元陣列(103)產(chǎn)生控制信號，并輸出復位信號rst、預充電信號enpch與鎖存信號enlat，它包括第一延遲電路001)、第二延遲電路 (202)、第三延遲電路(206)、第一反相器(203)、第二反相器(207)、異或門(204) ,enpch ff 號驅(qū)動電路(205)、或門(208)和與非門(209)，該enpch信號驅(qū)動電路(205)，通過PMOS管 (301)和NMOS管(302)構(gòu)成的反相器驅(qū)動，且PMOS管(301)采用柵寬大于柵長的正比管， NMOS管(30 采用柵寬小于柵長的倒比管；該異或門(204)的一個輸入端接到邊沿自檢測電路(102)的輸出控制信號latch ；該第一延遲電路O01)的輸入端接讀時鐘信號CLKR ；邊沿自檢測電路(102)，用于檢測讀取單元陣列(103)的數(shù)據(jù)信號DBO的第一個翻轉(zhuǎn)信號，并將該信號延遲，產(chǎn)生控制信號latch，提供給讀取控制邏輯電路(101)；讀取單元陣列 (103)，用于讀取EEPROM存儲單元的數(shù)據(jù)，其數(shù)據(jù)信號DBO連接到邊沿自檢測電路(102)；EEPROM存儲單元陣列(104)，用于存儲相關(guān)的數(shù)據(jù)，對該存儲單元陣列的讀取操作以一頁為基本單位；該存儲單元陣列的容量大小為lKbits，分為32頁，每頁的大小為1個，即每16個存儲單元組成一頁；同一頁中所有存儲單元的字線WL短接，不同頁相同地址的存儲單元的位線BL短接，該字線WL總共有32根，分別編號為:WL0,WLU……>WL31 ；位線總共 16 根，分別編號為 BL0、BL1、BL2、......、BL15。
2.根據(jù)權(quán)利要求1所述的EEPROM讀取裝置，其特征在于讀取控制邏輯(101)中的各單元電路連接關(guān)系如下第一延遲電路(201)將讀時鐘信號CLKR延遲并分為兩路信號第一路信號經(jīng)過第一反相器(20 后輸出到與非門(209)；第二路信號經(jīng)過第二延遲電路(20 延遲后連接到或非門004)，并與邊沿自檢測電路(10 的輸出控制信號latch進行或非操作；與非門 (209)將第一反相器Q03)的輸出和或非門(204)的輸出信號進行與非操作后輸出鎖存信號 enlat ；第三延遲電路(206)將讀時鐘信號CLKR延遲后連接到第二反相器007)，或門(208) 將讀時鐘信號CLKR與反相器Q07)的輸出經(jīng)過或操作后輸出復位信號rst ；enpch信號驅(qū)動電路(205)將讀時鐘信號CLKR緩沖后輸出預充電信號enpch。
3.根據(jù)權(quán)利要求1所述的EEPROM讀取裝置，其特征在于讀取單元陣列(103)，由16個相同的讀取單元SA并列組成，編號分別為SAO、SAU……、SA15 ；每個讀取單元SA設有相同的復位信號rst、預充電信號enpch和鎖存信號enlat ；每個讀取單元SA設有不同的位線信號，分別為BL_0、BL_1、……、BL_15 ；每個讀取單元SA設有不同的數(shù)據(jù)信號，分別為 DB0_0、DB0_1、......、DB0_15;每個讀取單元SA的復位信號rst、預充電信號enpch與鎖存信號enlat分別短接；每個讀取單元SA的位線信號BL_0、BL_1、……、BL_15均連接到讀取單元陣列(104)；每個讀取單元SA的數(shù)據(jù)信號DBOJK DB0_1、……、DB0_15均連接到邊沿自檢測電路(102)。
4.根據(jù)權(quán)利要求4所述的EEPROM讀取裝置，其特征在于讀取單元SA，包括3個PMOS 管(401，404，405)、5 個 NMOS 管(402，403，406，407，410)、傳輸門(409)、第一反相器(408)、 第二反相器(411)和第三反相器(412)；第一 PMOS管001)的源極接電源VDD，柵極接預充電信號enpch，該管完成預充電操作，其漏極接電位檢測信號Det，并與第一 NMOS管002)的漏極、第二 NMOS管003)的柵極、第三NMOS管006)的柵極與第三PMOS管005)的柵極分別短接；第一 NMOS管(402) 為寫高壓保護保護管，其源極接存儲單元的位線BL，柵極接電源VDD ；第二 NMOS管(403)其漏極和源極接地，構(gòu)成MOS電容； 第一反相器(408)和傳輸門(409)的輸入端與鎖存信號enlat相連，輸出NMOS控制信號Latn和PMOS控制信號La邙；第三PMOS管(405)與第三NMOS管(406)的漏極相連，構(gòu)成讀取單元的靈敏放大器；第二 PMOS管004)的柵極連接到PMOS控制信號Latp，第四NMOS管007)的柵極連接到NMOS控制信號Latn，第二 PMOS管(404)的漏極連接第三PMOS管005)的源極，第三 NMOS管006)的源極連接第四NMOS管007)的漏極，以實現(xiàn)對所述靈敏放大器的開關(guān)控制；第五NMOS管010)的漏極連接讀出信號Lat，并與第三PMOS管005)、第三NMOS管 (406)的漏極、第二反相器(411)和第三反相器(412)連接，其源極接復位信號rst，實現(xiàn)對讀取單元SA的復位操作；第二反相器(411)和第三反相器(412)首尾連接，構(gòu)成鎖存器，實現(xiàn)讀出數(shù)據(jù)的鎖存操作，并輸出讀出數(shù)據(jù)信號DB0。
5.根據(jù)權(quán)利要求1所述的EEPROM讀取裝置，其特征在于邊沿自檢測電路(102)，包括5個與非門(501，502，503，504，505)、延遲電路(506)、第一反相器(507)、第二反相器 (508)；第一與非門(501)的輸入端分別連接讀取單元陣列(103)的輸出信號DBOJK DB0_1、 DB0_2、DB0_3;第二與非門(502)的輸入端分別連接讀取單元陣列(103)的輸出信號 DB0_4、DB0_5、DB0_6、DB0_7 ；第三與非門(503)的輸入端分別連接讀取單元陣列(103)的輸出信號DB0_8、DB0_9、DB0_10、DB0_11 ；第四與非門(304)的輸入分別連接讀取單元陣列 (103)的輸出信號080_12、080_13、080_14、080_15;第五與非門(505)的輸入端連接第一與非門(501)、第二與非門(502)、第三與非門(503)和第四與非門(504)；這五個與非門完成數(shù)據(jù)信號DBO的第一個跳變沿的檢測，并由第五與非門(505)輸出，輸出信號經(jīng)延遲電路 (506)延遲后，產(chǎn)生輸出控制信號latch反饋回讀取單元陣列(103)。
6.一種適應用于無源UHF RFID標簽芯片的EEPROM讀取方法，包括如下步驟1)tl時亥lj，讀時鐘信號CLKR拉高，地址信號Address無效，讀取單元SA的第一 PMOS管 (401)打開，將電位檢測信號Det預充電至電源電位；2)t2時亥lj，讀時鐘信號CLKR拉低，地址信號Address有效，讀取單元SA的第一 PMOS管 (401)關(guān)斷，讀取控制邏輯(101)產(chǎn)生復位信號rst，將讀取單元陣列(10 復位，使其數(shù)據(jù)信號DBO置為電源電位；同時讀取單元陣列(103)依據(jù)存儲單元陣列(104)被選頁中存儲的數(shù)據(jù)進行如下操作2a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“1”，即所有存儲單元的浮柵帶負電荷，則讀取單元陣列(104)的位線BL的電壓均保持電源電位，其電位檢測信號Det也保持電源電位；2b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，即至少有一個存儲單元的浮柵不帶負電荷，則對應存儲單元SA的位線BL的電壓下降，其電位檢測信號Det隨之下降；3)t3時刻，經(jīng)過讀取控制邏輯(101)中的第一延遲電路O01)和第二延遲電路(202) 延遲后，讀取單元SA的第二 PMOS管(404)和第四NMOS管(407)打開，開始檢測數(shù)據(jù)；同時讀取單元陣列(10 依據(jù)存儲單元陣列(104)被選頁中存儲的數(shù)據(jù)進行如下操作；3a)若被選頁中的所有存儲單元均存儲數(shù)據(jù)“ 1 ”，則其電位檢測信號Det也保持電源電位，其數(shù)據(jù)信號DBO也保持電源電位；3b)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，當電位檢測信號Det的電壓下降至靈敏放大器的翻轉(zhuǎn)電壓后，存儲單元SA數(shù)據(jù)信號DBO被拉低；4)t4時刻，讀取控制邏輯(101)、邊沿自檢測電路(10 和讀取單元陣列(10 依據(jù)存儲單元陣列(104)被選頁中存儲的數(shù)據(jù)進行如下操作4a)若被選頁中至少有一個存儲單元存儲數(shù)據(jù)“0”，則對應存儲數(shù)據(jù)“0”的讀取單元SA 的數(shù)據(jù)信號DBO被拉低，且被邊沿自檢測電路(102)檢測，并經(jīng)過其延遲電路(506)的延遲后，在t5時刻產(chǎn)生控制信號latch，同時將讀取控制邏輯(101)鎖存信號enlat拉低，讀取單元陣列(10 進入鎖存狀態(tài)，輸出有效數(shù)據(jù)；4b)若被選頁中所有存儲單元均存儲數(shù)據(jù)“1”，則讀取單元陣列(10 的數(shù)據(jù)輸出信號 DBO保持電源電位，邊沿自檢測電路(102)的控制信號latch和讀取控制邏輯(101)中的鎖存信號enlat也保持電源電位，讀取單元陣列(103)輸出有效數(shù)據(jù)“FFFFH” ；5)t6時刻，讀時鐘信號CLKR信號拉高，開始下一個讀取周期。全文摘要
本發(fā)明公開了一種用于無源UHFRFID芯片的EEPROM讀取裝置，主要解決現(xiàn)有EEPROM讀取裝置峰值和均值功耗、工藝偏差大和浮柵特性退化的問題。該裝置包括讀取控制邏輯電路、邊沿自檢測電路、讀取單元陣列和存儲單元陣列。存儲單元陣列通過位線BL與讀取單元陣列相連，讀取控制邏輯電路在讀取時鐘信號CLKR控制下，產(chǎn)生復位信號rst、預充電信號enpch和鎖存信號enlat，并送入讀取單元陣列，讀取單元陣列輸出數(shù)據(jù)信號DBO給邊沿自檢測電路，產(chǎn)生控制信號latch，并將該控制信號反饋回讀取控制邏輯電路。本發(fā)明具有低峰值和均值功耗、抗工藝偏差和浮柵特性退化的優(yōu)點。
文檔編號G11C16/26GK102354530SQ20111024518
公開日2012年2月15日 申請日期2011年8月25日 優(yōu)先權(quán)日2011年8月25日
發(fā)明者劉偉峰, 莊奕琪, 景鑫, 李小明, 杜永乾, 王博 申請人:西安電子科技大學